Arbeitsfolien - Teil 4 CISC und RISC

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1 Vorlesung Informationstechnische Systeme zur Signal- und Wissensverarbeitung PD Dr.-Ing. Gerhard Staude Arbeitsfolien - Teil 4 CISC und RISC Institut für Informationstechnik Fakultät für Elektrotechnik und Informationstechnik

2 Übersicht - Von Neumann Architektur - Aufbau der Zentraleinheit (CPU) - Befehlszyklus - Pipelining - Pipeline Hazards - Vergleich CISC - RISC Architekturen PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

3 Seit 50 Jahren unverändert - Von Neumann Architektur Zentraleinheit CPU (central processing unit) unit) Steuerwerk CU (control unit) Rechenwerk ALU (arithmetic logical unit) Bus Speicher (memory) Ein-/Ausgabe (I/O (I/O unit) unit) PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

4 ein paar Extras können nicht schaden... erweiterte Architektur Steuerwerk CU (control unit) Registersatz (register file) Rechenwerk ALU (arithmetic logical unit) Adresswerk AU (address unit) Zentraleinheit CPU (central processing unit) L1 - Cache Busschnittstelle BIU (bus interface unit) Bus PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

5 Kontrolle muß sein... fest implementierter Befehl: das Steuerwerk Befehlszähler PC Statusregister... Registersatz Befehlsdecoder Ablaufsteuerung Takt ALU System Steuerleitungen PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

6 Kontrolle muß sein... komplexer Befehl: Befehlszähler PC Statusregister... Registersatz das Steuerwerk Befehlsdecoder Ablaufsteuerung Takt Adressen für ROM Daten vom ROM ALU System Steuerleitungen Microcode ROM PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

7 1 + 1 = 2... das Rechenwerk Befehlszähler Statusregister... Registersatz Operanden register A Operanden register B ALU Steuerleitungen vom Steuerwerk Ergebnisregister PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

8 ein perpetuum mobile? Befehlszyklus Operationsfeld Operandenfeld OP-Code Adresse(n) fetch decode execute write Befehl holen Befehl dekodieren Register lesen (Adressrechnung) Ergebnis schreiben (Operanden laden) Operation ausführen PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

9 Einer nach dem Anderen... sequentielle Befehlsverarbeitung Takt fetch decode execute write fetch decode execute write Befehl 1 Befehl 2 PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

10 parallel ist schnell... Takt Pipeline B1 fetch decode execute write B2 fetch decode execute write B3 fetch decode execute execute write B4 fetch decode nop execute write B5 fetch decode nop execute write Datenabhängigkeit Strukturabhängigkeit Befehlsabhängigkeit PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

11 ... aber nicht immer möglich Pipeline-Hazards structural hazards mehrere Pipeline-Stufen benötigen dieselbe Ressource Abhilfe: geeignete Architektur, stall control hazards Entscheidung erfordert Ergebnis des Vorgängerbefehls Abhilfe: prediction, Code-Optimierung, stall data hazards Berechnung erfordert Ergebnis des Vorgängerbefehls Abhilfe: Code-Optimierung, stall PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

12 zwei ungleiche Brüder... CISC komplexes Befehlsformat Microcode Laden/Ausführen in mehreren Taktzyklen Cache - orientiert CISC und RISC RISC einfaches Befehlsformat vereinfachtes Steuerwerk Laden/Ausführen in jeweils einem Taktzyklus Register - orientiert Problem: - Befehlsausnutzung: 80/20 Regel - Zyklen pro Instruktion (CPI) >> 2 - keine ausbalancierte Pipeline Lösungsidee: - einfachster Befehlssatz extrem hoher Durchsatz PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

13 einfachster Befehlssatz extrem hoher Durchsatz... RISC-Prinzip häufige Befehle extrem schnell - wenige einfache Befehle, Platz für zusätzliche Register - Schaltnetzrealisierung Load-Store Prinzip - Hauptspeicherzugriff über spezielle Transferbefehle (Register) - Operanden holen und Befehl ausführen in einem Taktzyklus Harvard Architektur - getrennte Bussysteme für Befehle und Daten PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

14 einfachster Befehlssatz extrem hoher Durchsatz... RISC-Prinzip spezielle Registersätze - schneller Zugriff auf Hilfsgrößen, Zwischenergebnisse - direkt über OP-Code ansteuerbar - Adressierung über schnelle Dreiadressmodelle - umschaltbare Registersätze (windowing) Koprozessorarchitektur - für komplexe Befehle (z.b. Vektor-Koprozessor) optimierende Compiler - unterstützt durch einfaches und uniformes Befehlsformat PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

15 Beispiele für CISC und RISC Architekturen CISC (Motorola) Prozessoren auf X86 Basis, z.b.: - IA-32, IA-64 (Intel) - AMD X86-32,X86-64 (AMD) RISC Alpha (Digital) PA-RISC (Hewlett Packard) POWER(IBM, Motorola) MIPS(Silicon Graphics) SPARC (Sun Microsystems) PD Dr.- Ing. G. Staude - Arbeitsfolien zur Vorlesung: Informationstechnische Systeme zur Signal- und Wissensverarbeitung - WT

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