Binäre Multiplikations- und Divisionswerke

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1 Binäre Multiplikations- und Divisionswerke Herleitung, Entwurf und Optimierung 1. Juli 2008 Joscha Drechsler FB Informatik FG Rechnerarchitektur

2 1 Inhaltsverzeichnis 1 Vorwort Intention Empfohlene Vorkenntnisse Schaltbilder Links und rechts in Binärzahlen Zahlensysteme Multiplikationswerke Multiplikation durch wiederholte Addition Einfaches wiederholtes Addieren Wiederholtes Addieren in 10er-Potenzen Multiplikation über Teilprodukte Schriftliches Multiplizieren als Schaltnetz Die Carry-Safe-Technik Der Wallace-Tree Ergänzungen zur Multiplikation Weiterführende Multiplikationsmethoden Anpassungen für Zahlen in Zweikomplementdarstellung Anpassungen für Rechenwerke mit gleichen Ein- und Ausgabebitbreiten Booth-Encoding Divisionswerke Vorbereitungen zur Division Themeneinschränkung Fehlerbehandlung Division durch wiederholtes Subtrahieren Einfaches wiederholtes Subtrahieren Die Vergleichsmethode Division mit Rückstellen des Rests Division ohne Rückstellen des Rests Ergänzungen zur Division Schaltwerk zur Division ohne Rückstellen des Rests aus der Vorlesung Weiterführende Divisionsmethoden Anpassungen für Rechenwerke mit gleichen Ein- und Ausgabebitbreiten Verilog-Beschreibungen Multiplikationswerke Division Fehlererkennung Divisionswerke

3 2 1 Vorwort 1.1 Intention Dieses Dokument soll die Entwicklung und Optimierung von Multiplikations- und Divisions-Rechenwerken im Rechnerentwurf verständlich darlegen und demonstrieren. Es werden die gängigsten Multiplikations- und Divisions-Mechanismen hergeleitet und erklärt. Rechenwerke, die aus einem einfachen Schaltnetz bestehen, sind grafisch dargestellt. Seriell arbeitende Rechenwerke sind grafisch abstrahiert dargestellt, in ihrer Funktion durch einen Ablauf einer Berechnung beispielhaft erläutert und jeweils durch eine Verilog-Beschreibung im Anhang beschrieben. In den Texten dieses Dokuments wird bis auf wenige zum Verständnis erforderliche Ausnahmen auf Herleitungen über komplizierte Formeln oder Verfahren so weit wie möglich verzichtet. Vielmehr wird versucht, alltäglich verwendete, mathematische Methoden auf digitale Elektronikschaltungen zu übertragen und von dort aus weiter zu optimieren. Mathematische Beweise und Herleitungen können teilweise auf den Vorlesungsfolien der Veranstaltung Technische Grundlagen der Informatik II sowie in [Hof93]. 1.2 Empfohlene Vorkenntnisse Die zum Verstädnis dieses Dokuments benötigten Vorkenntnisse werden durch die Lehrveranstaltung Technische Grundlagen der Informatik I (TGdI I) und einen Teil der Lehrveranstaltung Technische Grundlagen der Informatik II (TGdI II) abgedeckt. Die Relevanten Themen sind: Funktionsweise einfacher logischer Schaltgatter wie AND, OR, Inverter und Multiplexer (TGdI I) Funktionsweise von Speicherregistern (TGdI I) Zahlendarstellung durch binäre digitale Signale, einschließlich der Zweikomplementdarstellung (TGdI II) Kenntnisse über Additionsschaltungen, insbesondere die Addition mit Übertragsvorausberechnung, der Carry- Look-Ahead-Addierer (TGdI II) Die genannten Themen können in den Skripten/Folien der entsprechenden Lehrveranstaltungen nachgelesen werden. 1.3 Schaltbilder Die in diesem Dokument verwendeten Schaltgatter sind wie folgt angegeben: Einfache Gatter wie AND, OR, Inverter und Multiplexer sind in der üblichen Notation dargestellt. AND-Gatter in Multiplikationsschaltnetzen sind zur besseren Erkennung mit den Namen ihrer Eingangsleitungen gekennzeichnet. Komplexe Gatter und Schaltnetze, von deren Details im entsprechenden Schaltbild abstrahiert werden kann, sind durch einfache Rechtecke repräsentiert und entsprechend ihrer Funktion beschriftet. Mit F bezeichnete Gatter stellen hierbei Volladdierer (Full adder) dar, H bezeichnet Halbaddierer (Half adder). Andere komplexe Elemente sind mit einer erklärenden Beschriftung wie Addierer beschriftet und erfüllen die der Beschriftung entsprechende Funktion. 1.4 Links und rechts in Binärzahlen Wird im Bezug auf Binärzahlen oder Bitregister von links und rechts gesprochen, so wird von der natürlichen Zahlenschreibweise und der in Verilog üblichen Orientierung {MSB,..., LSB} ausgegangen. Die linke Seite meint also die hochwertigen Stellen und die rechte Seite entsprechend die niederwertigen Stellen der Zahlen.

4 3 1.5 Zahlensysteme Bei Beispielrechnungen sind Zahlen durch ein 2 oder ein 10 markiert, entsprechend dem Zahlensystem in dem sie angegeben sind. Ausnahmen hierbei sind 10er-Potenzen welche in allen Zahlensystemen die gleiche Bedeutung im Sinne einer Verlängerung der Zahl um entsprechend viele Nullen haben.

5 4 2 Multiplikationswerke 2.1 Multiplikation durch wiederholte Addition Die einfachste Methode, Zahlen zu multiplizieren ist - im Binärsystem genau wie im Dezimalsystem - wiederholtes Addieren Einfaches wiederholtes Addieren Die folgende Rechnung im Dezimalsystem lässt sich äquivalent im Binärsystem ausdrücken: = } {{ 10 = 15 } mal = } {{ } 2 = =5 10 mal Es lässt sich ein entsprechendes Schaltwerk entwickeln, welches die zwei Eingabefaktoren X und Y erhält, ein Zählregister mit dem Wert von Y sowie ein Ergebnisregister mit initialisiert und anschließend solange das Ergebnisregister mit X addiert und das Zählregister um 1 dekrementiert bis letzteres den Wert erreicht hat (diese Prüfung lässt sich durch ein einfaches NOR-Gatter über alle Zählerbits realisieren). Im Ergebnisregister steht dann das Ergebnis der Multiplikation. Abbildung 2.1 stellt das abstrahierte Schaltwerk für dieses Verfahren grafisch dar, Listing 4.1 ist eine Verilog- Beschreibung des Schaltwerks und in Abbildung 2.2 ist der Ablauf der Berechnung des oben verwendeten Beispiels mit Registerbelegungen dargestellt. Abbildung 2.1: Das abstrahierte Schaltbild zur Multiplikation durch wiederholtes Addieren Wiederholtes Addieren in 10er-Potenzen Statt X Y mal zu addieren - was für große Y sehr lange dauert - kann man, im Binärsystem wie im Dezimalsystem, einen Faktor zunächst in 10er-Potenzen zerlegen, die Teilsummanden in den entsprechenden Potenzen berechnen und diese anschließend einfach um die entsprechenden Stellen nach links verschoben addieren. Die folgende Beispielrechnung im Dezimalsystem:

6 5 Schritte Ergebnisregister Zählregister Aktion Aktion Init Load Load Y X X X X X Ende P[6] Abbildung 2.2: Beispielablauf des wiederholenden Addierers = = = = lässt sich äquivalent im Binärsystem ausdrücken: = = = = Hierbei ist zu beachten, dass dieses Verfahren im Binärsystem einfacher ist als im Dezimalsystem. Wie im Beispiel oben ist es im Dezimalsystem oft noch nötig, die Teilsummanden durch Multiplikation mit einer einstelligen Zahl zu bestimmen. Im Binärsystem ist diese einstellige Zahl jedoch nur entweder 1 2 oder 0 2, also nur eine addieren oder nicht addieren Entscheidung, welche durch jeweils ein AND-Gatter (nur ergibt 1 2, das Produkt aller anderen Faktorkombinationen ist 0 2 ) aus den betreffenden Bitleitungen getroffen wird. Es ist hier keine komplizierte Multiplikation nötig. Dieses Multiplikationsverfahren lässt sich wieder schrittweise abarbeiten. Das Schaltwerk nimmt die Eingabefaktoren X und Y. Es wird zunächst ein Ergebnisregister mit initialisiert und ein temporäres Register mit Y. Auf das Ergebnisregister wird nun am linken Rand ausgerichtet (das entspricht der Verschiebung die durch die entsprechende 10er-Potenz entsteht) X addiert, falls das LSB des temporären Registers 1 2 ist. Anschließend kann das LSB des temporären Registers verworfen werden und das Ergebnisregister muss um ein weiteres Bit nach links erweitert werden. Das Endergebnis liegt vor, sobald alle Bits des temporären Registers verworfen worden sind. Hierfür wird ein Zählregister benötigt, welches mit initialisiert und pro Schritt um 1 inkrementiert wird und das Ende der Berechnung signalisiert sobald sein Wert der Bitbreite von Y entspricht. Da das temporäre Register in jedem Schritt um ein Bit schrumpft und das Ergebnisregister im Gegenzug um ein Bit vergrößert werden muss lassen sich beide Register in ein Arbeitsregister {Ergebnisregister,temporäres Register} (Verilog-Notation) zusammenlegen. Unterzieht man dieses kombinierte Register einem logischen Rechtsshift wird das LSB des temporären Registers verworfen und das Ergebnisregister links um ein Bit erweitert. Diesen Shift kann man festverdrahtet mit dem Addierer auf die Load-Eingänge schalten, auf diese Weise lässt sich das Schaltwerk platz- und ressourcensparend implementieren wie in Abbildung 2.3 dargestellt. In Listing 4.2 ist das Schaltwerk in Verilog HDL beschrieben, Abblidung 2.4 zeigt den Ablauf der Beispielrechnung anhand der Registerbelegungen.

7 6 Abbildung 2.3: Das abstrahierte Schaltbild zur Multiplikation durch Addition in 10er-Potenzen Schritte Ergebnisregister Zählregister Aktion Aktion Init Load {4'b0,Y} Load : shift : shift : shift & add : shift & add Ende P[8] = Abbildung 2.4: Beispielablauf des Serienparallelen Rechenwerks 2.2 Multiplikation über Teilprodukte Da schrittweise arbeitende Schaltwerke meist recht langsam sind, lässt sich die Geschwindigkeit der Multiplikation weiter optimieren, indem man das schrittweise Schaltwerk ausschreibt und auf Kosten zunehmenden Platzes und Gatterverwendung als einfaches Schaltnetz ohne Register und Takt realisiert Schriftliches Multiplizieren als Schaltnetz Die schriftliche Multiplikation aus dem Dezimalsystem lässt sich in derselben Notation genauso im Binärsystem verwenden, Abbildung 2.5 zeigt eine Gegenüberstellung der beiden Methoden. 0 5 x x Abbildung 2.5: Dezimale und binäre schritfliche Multiplikation Die binäre Variante lässt sich nun direkt in ein Gatternetz übernehmen, Abbildung 2.6 zeigt die entsprechenden Gatter an den Positionen, wobei die Summenleitungen jeweils nach unten und die Übertragsleitungen nach links und am linken Rand jeder zeile nach links unten weitergegeben werden. In Abbildung 2.7 ist das daraus entstehende Schaltnetz dargestellt.

8 7 X3 X2 X1 X0 x Y3 Y2 Y1 Y0 (A) (A) (A) (A) H F F H F F F H F F F H P7 P6 P5 P4 P3 P2 P1 P0 Abbildung 2.6: Übersetzung der schritlichen Multiplikation in ein Schaltnetz Abbildung 2.7: Das Schaltnetz zur schriftlichen Multiplikation

9 Die Carry-Safe-Technik Betrachtet man das Schaltnetz, das aus der schriftlichen Multiplikation entstanden ist, fällt auf, dass es eine Hintereinanderschaltung mehrerer Carry-Ripple-Addierer ist - eine grundsätzlich unschöne und insbesondere langsame Lösung. Eine Möglichkeit wäre natürlich, jede Reihe Addierer durch einen Carry-Look-Ahead-Addierer zu ersetzen. Dadurch würde man jedoch nicht viel Zeit einsparen und den Gatteraufwand enorm in die Höhe treiben. Die bessere Lösung zu diesem Problem ist die Carry-Safe-Technik. Die Carry-Safe-Technik ist eine Teiladdition. Sie nimmt drei zu addierende Zahlen und berechnet für jeden Bitwert aus drei Bits mit einem Volladdierer ein Summenbit und ein Übertragsbit welche jeweils beide als Ausgänge ausgegeben werden. Die Teiladdition berechnet nicht die endgültige Summe wie bei einem normalen Addierer, welcher die Übertragsbits jeweils selbst als drittes Bit des nächsthöheren Bitwerts verwendet. Der Vorteil hierbei ist, dass die Zeit, die durch das hintereinanderschalten der Volladdierer an ihren Übertragsausgängen gewartet werden muss, wegfällt. Betrachtet man die Umstellung auf die Carry-Safe-Technik im Schaltnetz zur Schriftlichen Multiplikation, so nimmt man die Übertragsausgänge aller Addierer und schließt diese diagonal auf den Addierer unterhalb des ursprünglichen Zieladdierers an. Das entspricht dem Weitergeben des Übertragsbits an die nächste Reihe Addierer anstatt sie selbst zu verwenden. Da nun auf jeder Ebene eine neue Gruppe Bits aus AND-Gates dazu kommt kann man durch Hintereinanderschaltung mehrerer Carry-Safe-Additionsstufen immer drei Eingangsbits auf zwei Ausgangsbits reduzieren und erhält mit dem neuen Bit aus dem AND-Gatter wieder je drei Bits für die Addierer der folgenden Stufe. Auf der letzten Stufe erfolgt dann eine Abschlussaddition der jeweils übrigen zwei Bits, hier verwendet man nun einem Carry-Look-Ahead-Addierer da dieser hierfür am schnellsten ist. Als Ergebnis erhält man das Carry-Safe- Multiplikationsschaltnetz, welches in Abbildung 2.8 dargestellt ist. Abbildung 2.8: Das Schaltnetz des Carry-Safe-Multiplizierers Der Wallace-Tree Der nächste Schritt in der Optimierung des Multiplikationsschaltnetzes ist der Wallace-Tree. Anstatt die Teilprodukte zu berechnen und zu addieren wenn die Multiplikation bis dort hin abgeschlossen ist, basiert der Wallace-Tree auf der Idee, sämtliche Teilergebnisse so früh wie möglich zu berechnen. Zwar steigen dadurch der Platz- und Gatterver-

10 9 brauch, jedoch steigert sich die Geschwindigkeit der Multiplikation zu einer logarithmischen Abhängigkeit von der Breite der Eingangsfaktoren. Das Konstruieren eines Wallace-Trees für gegebene Eingänge ist deutlich komplizierter als das der bisherigen Schaltnetze, da man es nicht einfach irgendwo abschreiben und dann umverdrahten kann. Ein Schaltnetz kann nach dem folgenden algorithmischen Vorgehen entworfen werden: Zunächst werden alle AND-Teilprodukte sämtlicher Bits berechnet und entsprechend ihrer Wertigkeiten in Gruppen sortiert. Diese Sortierung wurde bisher immer implizit durchgeführt, kann jedoch bei erneutem Ansehen der Schaltbilder gut erkannt werden. Die Wertigkeit eines AND-Gatter-Ausgangs für das AND-Gatter der Eingangsbits a n und b n entspricht dem Wert 2 n 2 m = 2 n+m. a 0 b 0 hat also die Wertigkeit = = 2 0 = 1 und hat damit den Wert 1 10, a 3 b 5 hätte = = 2 8 = 256 und damit den Wert Nun geht man Stufenweise vor. Solange auf der betrachteten Stufe noch eine Wertgruppe an Bitleitungen noch drei oder mehr Leitungen enthält werden alle Gruppen nach dem folgenden Schema zusammengefasst: Enthält die betrachtete Gruppe nur noch eine einzige Leitung, so wird sie lediglich in die nächste Stufe übernommen. Enthält die betrachtete Gruppe noch genau zwei Leitungen, so werden diese beiden Leitungen an einen Halbaddierer geschlossen. Enthält die betrachtete Gruppe noch drei oder mehr Leitungen, so werden zunächst drei Leitungen der Gruppe an einen Volladdierer geschlossen und dann die übrigen Leitungen der Gruppe erneut betrachtet. Für jeden angeschlossenen Addierer wird der Summenausgang in die Gruppe desselben Gewichts der nächsten Stufe eingeordnet und der Übertragsausgang in die Gruppe des nächsthöheren (entspricht dem doppelten) Gewichts der nächsten Stufe eingeordnet. Dieses Anschließen entspricht dem anschließen des Carry-Safe-Addierers, bei dem die Übertragsausgänge nach unten links und die Summenausgänge nach unten weitergegeben wurden. Enthält die aktuelle Stufe nur noch Gruppen mit höchstens zwei Bitleitungen, so werden diese in einem Carry- Look-Ahead-Addierer einer Abschlussaddition unterzogen, ähnlich dem Carry-Safe-Multiplier. Diese Grenze erklärt sich dadurch, dass man die Addition möglichst schnell zu einem Ende bringen möchte und sich das am besten mit einem Carry-Look-Ahead-Addierer durchführen lässt. Der Wallace-Tree reduziert also schnellstmöglich die verbleibenden Additionen auf maximal 2 Leitungen pro Bitwertigkeit, um diese dann in einem Carry-Look-Ahead-Addierer abzuschließen. Das Schaltbild für einen so entstandenen 4-Bit-Wallace-Tree-Multiplier ist in Abbildung 2.9 gezeigt. Hierbei kann man ebenfalls erkennen, dass sich der Wallace-Tree für 4-Bit Eingänge gegenüber dem Carry-Safe-Multiplier noch nicht rentiert im Bezug auf die Geschwindigkeit. Er verwendet mehr Gatter wobei der längste Weg durch das Schaltnetz nicht kürzer wird. Erst bei breiteren Eingangsfaktoren macht sich der Geschwindigkeitsvorteil bemerkbar. Abbildung 2.9: Das Schaltnetz des Wallace-Tree-Multiplizierers

11 Ergänzungen zur Multiplikation Im Folgenden werden ergänzende Themen zu Multiplikationswerken angesprochen und erklärt Weiterführende Multiplikationsmethoden Es gibt eine weitere Optimierung des Wallace-Trees, den Dadda-Tree. Der Dadda-Tree ist dem Wallace-Tree sehr ähnlich, er benutzt jedoch weniger Halbaddierer, da er versucht, die Anzahl an Bitleitungen in den Gruppen möglichst auf einem Vielfachen von 3 zu halten um mit 3:2 Volladdierern (3 Eingänge, 2 Ausgänge) die größtmögliche Effizienz zu erreichen. Der Dadda-Tree zeigt eine leicht bessere Performanz als der Wallace-Tree, dieser Unterschied ist jedoch von der Art der verwendeten Addierer abhängig Anpassungen für Zahlen in Zweikomplementdarstellung Um Multiplikationswerke kompatibel mit Zahlen in Zweikomplementdarstellung zu machen ist eine geringfügige Anpassung nötig. Unter der Annahme, dass man zwei Eingangsfaktoren in 2K-Darstellung von der gleichen Bitbreite multipliziert, gilt: Für jeden der beiden Faktoren muss geprüft werden, ob er negativ ist. Ist ein Faktor negativ, sein MSB hat also den Wert 1, so muss der jeweils andere Faktor (oder beide Faktoren falls beide negativ sind) von den höchstwertigen Bits des Endergebnisses abgezogen (beziehungsweise sein Komplement addiert) werden. In Abbildung 2.10 ist ein Adaptionsschaltnetz für beliebige Multiplikationswerke dargestellt. Die Subtraktion wird hier durch Addition des Komplements durchgeführt, dazu werden wie üblich die Eingangswerte negiert und eine Inkrementierung durch beschalten des Carry-In-Eingangs des Addierers mit 1 statt 0 durchgeführt. Abbildung 2.10: Ein Adapterschaltnetz um 2K-Zahlen zu multiplizieren

12 Anpassungen für Rechenwerke mit gleichen Ein- und Ausgabebitbreiten Für den Fall, dass - wie in den meisten Prozessoren üblich - sowohl die beiden Eingabefaktoren als auch das Ausgabeprodukt dieselbe Bitbreite haben, müssen die Multiplikationswerke um eine Überlaufbehandlung erweitert werden. Bisher war eine solche Behandlung nicht nötig, denn das Ergebnis der Multiplikation wird niemals mehr Bits brauchen als die Summe der Bits der beiden Eingangsfaktoren (Beispielsweise ist = < ). Eine solche Überlaufbehandlung reduziert gleichzeitig den Zeitaufwand der Berechnung, da sämtliche Bitleitungen, deren Wertigkeiten über die des MSBs des Ergebnisses steigen aus der Berechnung entfernt und zum Overflow-Signal verodert werden können. Als Beispiel hierzu ist der Wallace-Tree, der auf eine 4 Bit breite Ausgabe reduziert und um eine Überlauferkennung ergänzt wurde, in Abbildung 2.11 dargestellt. Abbildung 2.11: Der 4-Bit-Wallace-Tree mit gleicher Ein- und Ausgangs-Bitbreite und Überlauferkennung Booth-Encoding Das Booth-Encoding ist eine Möglichkeit, die Multiplikation weiter zu beschleunigen, indem man die Zahl der nötigen Rechenoperationen minimiert. Bisher wurde die Multiplikation nur durch viele Additionen durchgeführt, jedoch kann man eine Rechnung wie abkürzen. Ähnlich dem Addieren in 10er-Potenzen, welches den Faktor in zerlegt, geht das Booth-Encoding vor, jedoch zerlegt es den Faktor ein wenig intelligenter in Hierbei ist offensichtlich, dass weniger Rechenoperationen nötig sind als zuvor, statt vier Additionen bleiben lediglich eine Addition und eine Subtraktion zu erledigen. Zugleich muss man jedoch beachten, dass sich eine solche Zerlegung nicht immer lohnt. So würde beispielsweise eine Zahl durch Booth-Encoding zerlegt werden in statt wie bei der normalen Zerlegung in Betrachtet man eine zufällige Zahlenmenge, benötigt das Rechnen mit Booth-Encoding gegenüber der normalen Zerlegung in die einzelnen 10er-Potenzen gleich viel Zeit. Da jedoch häufiger Zahlen wie beispielsweise verwendet werden, welche in ihrer Binärdarstellung viele gleiche aufeinanderfolgende Stellen haben entsteht hier durch das Booth-Encoding ein Geschwindigkeitsvorteil. Umgekehrt steigt die benötigte Zeit bei Verwendung von Booth-Encoding jedoch wenn mehrere ungünstige Zahlen wie 5 10 verwendet werden, welche in ihrer Binärdarstellung viele alternierende Stellen, also Wechsel zwischen 0 2 und 1 2, haben. Das bestimmen der Booth-Zerlegung ist ein sehr einfacher Prozess. Zunächst erweitert man die Eingangszahl vorne und hinten um jeweils eine 0 2. Danach betrachtet man von links nach rechts immer zwei Stellen zusammen: Bei 01 2

13 12 muss in der entsprechenden Verschiebung eine Addition durchgeführt werden, bei 10 2 eine Subtraktion (Addition des Zwei-Komplements). Bei 00 2 oder 11 2 ist keine Aktion nötig. Ein Beispiel zur Multiplikation mit dem Booth-Encoding ist in Abbildung 2.12 dargestellt. Äquivalent zur bereits behandelten normalen Multiplikation kann ein schrittweise arbeitendes Rechenwerk oder ein Schaltnetz entworfen und optimiert werden. Hierbei muss man jedoch beachten, dass die Zwischenergebnisse negative Werte annehmen können und man daher vorzeichenerhaltend arbeiten muss. Beispiele dafür finden sich unter anderem in den Vorlesungsfolien der Veranstaltung Technische Grundlagen der Informatik II. X = Y +Y' +Y +0 +Y' = Abbildung 2.12: mit Booth-Encoding Unabhängig von der Tatsache, dass der Booth-Encoding mit Zweierkomplementdarstellung arbeitet, sind auch bei einem 2K-Multiplikationswerk, welches mit Booth-Encoding arbeitet die im Abschnitt beschrieben am Ende nötig.

14 13 3 Divisionswerke 3.1 Vorbereitungen zur Division Themeneinschränkung Division ist deutlich komplizierter als Multiplikation, da sich die bei der Division durchzuführenden Aktionen größtenteils erst nach Zwischenergebnissen entscheiden (Subtrahieren nur wenn gerade möglich, Vergleich benötigt) und nicht blind durchgeführt werden können wie bei der Multiplikation (n mal Addieren, nichts weiter zu beachten). Aufgrund dieser Tatsache werden im Folgenden nur schrittweise arbeitende Divisionswerke betrachtet. Auf Schaltnetze wird nicht eingegangen, da diese sehr komplex würden und nur noch schwer zu verstehen sind. Entsprechend den Inhalten der Vorlesung wird auch nicht auf Division von Zahlen in Zweikomplementdarstellung eingegangen Fehlerbehandlung Bei der Division kann im Gegensatz zur Multiplikation sehr leicht ein Überlauf entstehen. Jedoch ist auch die Prüfung dessen sehr einfach. Ist der Divisor n Stellen breit, so müssen die n höchstwertigen Stellen des Dividenden kleiner sein als der Divisor, sonst ensteht ein Überlauf. Dazu kann man entweder einen Vergleicher benutzen oder den Divisor testweise links ausgerichtet vom Dividenden abziehen und prüfen, ob das Ergebnis positiv, Überlauf, oder negativ, kein Überlauf, ist. Eine solche Testsubtraktion lässt sich in einigen der später vorgestellten Divisionswerken sehr leicht Implementieren, da die entsprechenden Bausteine bereits an den benötigten Stellen vorhanden sind. Des Weiteren muss ebenfalls der Divisor auf 0 geprüft werden, da eine Division durch 0 nicht mit einem eindeutigen Ergebnis möglich ist. In diesem Fall muss ein Fehler angegeben werden, bei Gleitkommazahlen beispielsweise durch Rückgabe des entsprechenden Symbols NAN ( not a number, Division von 0 durch 0), INF ( unendlich, Division einer positiven Zahl durch 0) oder INF ( minus unendlich, Division einer negativen Zahl durch 0). Die Überlauf- sowie die Nullprüfungen werden in den folgenden Verfahren sowohl in der Erklärung wie auch in der Verilog-Beschreibung und dem Schaltbild außer Acht gelassen. Jedoch müssen sie immer durchgeführt werden, wenn man beim Entwurf des Rechenwerks keine Annahmen über die Eingangswerte machen kann, was in der Regel der Fall ist. Listing 4.3 beschreibt ein Modul in Verilog, dass eine Fehlererkennung für Divisionswerte durchführt. 3.2 Division durch wiederholtes Subtrahieren Wie bei der Multiplikation ist auch die einfachste Methode der Division wiederholtes Subtrahieren Einfaches wiederholtes Subtrahieren Wie bei der Multiplikation durch wiederholtes Addieren des ersten Faktors kann man zunächst eine Divisionsmethode entwickeln: man subtrahiert den Divisor so lange vom Dividenden bis dieser kleiner als der Divisor geworden ist und zählt dabei die Anzahl der durchgeführten Subtraktionen. Diese entspricht dem Quotienten, der verbleibende Wert des Dividenden ist der Rest der Division. Abbildung 3.1 zeigt ein abstrahiertes Schaltbild des Divisionswerks, Abbildung 3.2 zeigt seine Arbeitsweise anhand der Registerbelegung einer Beispielrechnung und Listing 4.4 stellt eine Verilog-Beschreibung eines solchen Divisionswerks dar.

15 14 Abbildung 3.1: einfachste Division durch wiederholtes Subtrahieren Schritte Ergebnisregister Zählregister Aktion Aktion Init Load X Load Y Y Y Y Y Ende R[3] Q[3] Abbildung 3.2: Registerbelegung bei Division von : = R010 2 durch wiederholtes Subtrahieren Die Vergleichsmethode Die Vergleichsmethode stellt das Äquivalent zur Multiplikation durch Addition in den 10er-Potenzen dar. Wie bei der normalen schriftlichen Division im Dezimalsystem wird zunächst geprüft, ob der Divisor in der entsprechenden Potenz vom Divisor abgezogen werden kann, hierzu wird ein Vergleicher benötigt. Falls ja, so wird er dort abgezogen und die nächst kleinere Potenz betrachtet. An das Ergebnis wird dabei eine 1 2 angehängt. Falls nein, so wird nur direkt die nächst kleinere Potenz betrachtet ohne zu subtrahieren und an das Ergebnis eine 0 2 angehängt. Da bei hier in jedem Schritt die höchstwertige Stelle des Dividenden verworfen wird und das Ergebnis um eine Stelle wächst kann man auch hier wie bei der Multiplikation durch Addition in 10er-Potenzen beide Werte in ein Register speichern, das mit einem Linksshift pro Schritt beschaltet wird. Wie bei der Multiplikation muss auch hier in einem Zählregister mitgezählt werden, wie viele Stellen bereits bearbeitet sind. Die Berechnung ist abgeschlossen, sobald die Bitbreite des ursprünglichen Dividenden um die Anzahl der Bits des Divisors reduziert wurde, die Berechnung der Division eines n Bit breiten Dividenden durch einen m Bit breiten Divisor ist also nach n m Schritten abgeschlossen. Ein abstrahiertes Schaltbild des Divisionswerks zur Vergleichsmethode ist in Abbildung 3.3 dargestellt, in Abbildung 3.4 die Registerbelegung der Bearbeitung einer Beispielrechnung und in Listing 4.5 ist eine entsprechende Verilog- Beschreibung zu finden Division mit Rückstellen des Rests Die Division mit Rückstellen des Rests entspricht genau der Vergleichsmethode mit dem einzigen Unterschied, dass statt des Vergleichers der Übertragsausgang des Subtrahierers als Subtraktionsentscheidung verwendet wird und so der Vergleicher eingespart wird.

16 15 Abbildung 3.3: Division mit der Vergleichsmethode Schritte Ergebnisregister Zählregister Aktion Aktion Init load X[8] load inshift sub, inshift sub, inshift Inshift Ende {R[4],Q[4]} = = Abbildung 3.4: Registerbelegung bei Division von : = R mit der Vergleichsmethode

17 16 Statt einen Vergleich durchzuführen, werden einfach die beiden Werte subtrahiert und das Ergebnis betrachtet - falls die Subtraktion gepasst hat, ist das Ergebnis positiv, der fünfte Bitausgang also 0 2, falls die Subtraktion nicht hätte durchgeführt werden dürfen, ist das Ergebnis negativ, der fünfte Bitausgang also 1 2 und die Subtraktion wird verworfen. Abbildung 3.5 zeigt das entsprechend angepasste Schaltbild, Listing 4.6 die angepasste Verilog-Beschreibung. Die Registerbelegungen dieses Divisionswerks entsprechen denen der Vergleichsmethode, als Beispiel kann also ebenfalls Abbildung 3.4 betrachtet werden. Abbildung 3.5: Division mit Rückstellen des Restes Division ohne Rückstellen des Rests Die Divison ohne Rückstellen des Rests macht von der Eigenschaft des binären Zahlensystems gebrauch, dass eine 10er-Potenz Verschiebung genau einer Verdopplung beziehungsweise Halbierung des Wertes entspricht. In der Division mit Rückstellen des Rests wurde immer zunächst das Ergebnis der Testsubtraktion betrachtet. War es negativ, so wurde die Subtraktion rückgängig gemacht und eine Stelle weiter links fortgefahren. Die Division ohne Rückstellen des Rests nutzt nun die oben genannte Eigenschaft aus und macht die Subtraktion im Falle eines negativen Ergebnisses nicht rückgängig. Stattdessen addiert sie in einem solchen Falle den Divisor an der nächsten Stelle und betrachtet das dadurch entstehende Ergebnis, welches dem Ergebnis der Testsubtraktion der Methode mit Rückstellen des Rests an dieser Stelle entspricht. Abbildung 3.6 zeigt eine kleine Beispielrechnung, welche die Anwendung dieser Technik verdeutlicht. Da man diese Schritte verketten kann (auch wenn nach einer Addition das Zwischenergebnis wieder negativ ist kann man an der nächsten Stelle einfach nochmal addieren und erhält erneut dasselbe Ergebnis, welches man bei der entsprechenden Testsubtraktion erhalten würde) kann man daraus folgendes einfaches algorithmisches Verhalten herleiten: Ist das Zwischenergebnis negativ, so wird der Quotient um eine 0 2 ergänzt, denn die Subtraktion hat nicht gepasst. Im nächsten Schritt muss, um die falsche Subtraktion wieder auszugleichen, dafür addiert werden. Ist das Zwischenergebnis positiv, so wird der Quotient um eine 1 2 ergänzt, denn die Subtraktion war erfolgreich. Im nächsten Schritt muss dann wie üblich subtrahiert werden. Ist die Berechnung des Quotienten beendet und der Rest negativ (sprich das LSB des Quotienten 0 2 ), so wäre die letzte Subtraktion ungültig gewesen und muss rückgängig gemacht werden, da es keinen nächsten Schritt zum ausgleichen gibt. Der Divisor muss also einmal auf noch negativen Rest addiert werden um den richtigen Rest zu erhalten. Um nun zu vermeiden, dass sowohl ein Addierer als auch ein Subtrahierer verwendet werden müssen kann man, wie oft, die Subtraktion durch eine Addition des Komplements durchführen. Dann muss man nur noch je nach Vorzeichen des Zwsichenergebnisses zwischen dem eigentlichen Divisor und dessen Komplement umschalten.

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