Team. Prof. Dirk Timmermann. Siemens AG (ICN Greifswald)

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1 Teilprojekt MWN (wired) Ziele und Vorgehensweise Putbus, den Dipl.-Ing. Harald Widiger Dipl.-Ing. Stephan Kubisch Universität Rostock Fakultät für Informatik und Elektrotechnik Institut für Angewandte Mikroelektronik und Datentechnik Lehrstuhl Rechner in technischen Systemen Richard Wagner Str. 31, D Rostock-Warnemünde Tel.: +49 (0) Fax: +49 (0) harald.widiger@etechnik.uni-rostock.de stephan.kubisch@etechnik.uni-rostock.de www: MD

2 Team Prof. Dirk Timmermann Dipl.-Ing. Stephan Kubisch (LFS) Dipl.-Ing. Harald Widiger (LFS) Dipl.-Inf. Daniel Duchow (Siemens) Dipl.-Ing. Ronald Hecht (Siemens) Siemens AG (ICN Greifswald) Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 2

3 Gesamtarchitektur Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 3

4 Gliederung Projektbeitrag Ziele der Projektgruppe Technischer Hintergrund der Arbeit Inhalt der Entwicklungen Hardwareentwicklung Analyse & Konzept Implementierung Verifikation Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 4

5 Ziele MWN (wired) In IP-basierten Netzen Verbesserung QoS Kostensenkung Kontrollmöglichkeiten Neue Dienste Hardwaredesign Lösungen möglichst in Hardware Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 5

6 Ist-Zustand POTS = Plain Old Telefon System MxU = Multi unit Buildung LRE(CP) = Longe Range Ethernet (over Copper) Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 6

7 Zukünftige Entwicklung Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 7

8 Gründe niedrigere Kosten durch Standards Preisgünstigere Infrastruktur Ethernet = Massenproduktion niedrige Kosten ATM = teure HW mehr Funktionalität Anbieten erweiterter Dienstleistungen höhere Wertschöpfung Video on Demand VoIP Alles was LFS-Paul übertragen soll Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 8

9 Quality of Service Neue Probleme durch Ethernet Garantierte QoS schwer einzuhalten Wegfall PPP Keine P2P-Beziehung zwischen Provider und User, aber Multicastfähigkeit Suche nach Lösungen für diese Probleme MPLS Labeling Beschleunigtes/optimiertes Routing Möglichkeiten, QoS-relevante Zusatzinformationen zu übertragen Metering & Colormarking AAA Konzepte (Authentication, Authorization, Accounting) Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 9

10 Kostenreduzierung EFM für Kostenreduzierung Verringerung der Kosten für die eingesetzte Hardware SEA (Siemens Ethernet Aggregator) Kanalbündelung DSL auf Gb-Ethernet Hauseigene Lösung kostengünstiger als von der Stange Möglichkeit der Implementierung zusätzlicher Funktionalität Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 10

11 Kontrolle Provider kontrolliert User Einfach bei einer P2P-Beziehung Schwer im Ethernet Suche nach Möglichkeiten zur Steigerung der Kontrolle MAT MAC Address Translation Aufprägen einer statischen MAC pro User/Anschluss AAA - Authentication, Authorization and Accounting Nutzung von VLANs Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 11

12 HW-Design Problem Machbarkeitsanalyse / Konzept Verhaltens- Beschreibung Implementierung Hardware- Beschreibung Verifikation Synthese Hardwaretest Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 12

13 HW-Design Konzept (z.b. MAT) From User SIPO Data[7:0] store User MAC Data[7:0] PISO To Network Port/Input/ User 0 To User MAT Modul PISO Data[7:0] Comparator MAT Translator Provider MAC translate Provider MAC FCS Data[7:0] SIPO to/from aggregator stage From Network Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 13

14 HW-Design - Analyse Realisierbarkeit in Hardware (FPGA oder ASIC)? Welche Hardware-Lösungen sind günstiger? verteilte Register, RAM-Blöcke oder externer Speicher zum Speichern der MAC-Adressen Signalführung, Signalwahl Verarbeitung auf Bit-, Byte- oder Wortebene Grad der Parallelisierung / Modularisierung Teile und herrsche! Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 14

15 HW-Design - Implementierung HDL Hardware Description Language Software = sequentiell, Hardware = parallel stellt bestimmte Konstrukte für paralleles Processing zur Verfügung nicht alle Konstrukte synthetisierbar Verhaltensbeschreibung für schnelle Simulation RTL-Beschreibung (Register Transfer Level) für Synthese Beispiel VHDL Synthese auf einer konkreten Plattform FPGA oder ASIC Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 15

16 HW-Design - FGPAs Field Programmable Gate Array Wiederbeschreibbare Chips Funktion durch Programmieren von SRAM-Zellen (re)konfigurierbar HDL-Beschreibung wird auf die Logik-Ressourcen des FPGAs abgebildet und verdrahtet Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 16

17 HW-Design - Verifikation Verifikationsplan Testcases Simulation Verhaltensmodell Synthesemodell Backannotation Test in Hardware auf FPGA Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 17

18 Vielen Danke für die Aufmerksamkeit. Gibt es Fragen? MD Harald Widiger, Stephan Kubisch LFS IuK - MWN (wired) 18

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