von Prof. Dr.-Ing. Dirk Rabe

Größe: px
Ab Seite anzeigen:

Download "von Prof. Dr.-Ing. Dirk Rabe"

Transkript

1 Praktikum VHDL Dekrementer: VHDL Beschreibung sequentieller Schaltungen von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

2 1 1. Einleitung und Überblick 1 Einleitung und Überblick Dieser Versuch gliedert sich in 4 Praktikumstermine. Sie sollen hier folgendes lernen: Praktikums-Termin 1: Abschnitt 1 bis 3 - VHDL-Kenntnisse: Beschreibung sequentieller Prozesse, Verwendung von arithmetischen Operatoren, Generische Definition von Schaltungsblöcken (über generics). - Schaltungstechnik: Synchronisierung von asynchronen Eingangssignalen Praktikums-Termin 2 und 3: Abschnitt 4 - Simulation von VHDL-Beschreibungen: Funktionale Simulation Timing Simulation Praktikums-Termin 4: Abschnitt 5 - Timing-Analyse und timing driven Synthese des Designs. 1.1 Versuchsvorbereitung Voraussetzung für diesen Versuch sind folgende Kenntnisse, die ggf. in den angegebenen Skripten nachgeschlagen werden sollen: Funktionalität und Beschreibung von Flipflops in VHDL: Informationen in den Folien zur VHDL-Vorlesung (Suchbegriff: Speichernde Gatter), Setup- und Holdzeiten: Informationen in den Folien zur Digitaltechnik-Vorlesung (Suchbegriff: Holdzeiten), Synchronisierung von asynchronen Eingangssignalen (Suchbegriff: Synchronizer). Außerdem sollen die Entities der zu implementierende Schaltung beschrieben werden (als VHDL-Beschreibung) sowie die Funktionalität als Kommentar hinzugefügt werden. Die Partitionierung der Schaltung folgt im nächsten Kapitel. Die Architectures werden dann im Praktikum hinzugefügt. 2 Die in VHDL zu beschreibende Schaltung Es soll ein n-bit breiter Dekrementer (also ein Zähler, der den aktuellen Zählerstand pro Takt um 1 reduzieren kann) realisiert werden. Die Schaltung soll wie folgt funktionieren: Interfaces: - start_num_i: 8-Bit breiter Eingangsvektor, der die höchstwertigsten Bits des Dekrementers definiert (Verwendung Schalter sw(n-1 downto 0)), - start_i: Taster, der den Neustart des Dekrementers auslöst (Verwendung key(0)) - res_i: Taster, der einen asynchronen Reset auslöst (low-active) (Verwendung key(1)) - clk_i: auf dem DE2-Board generierter 27-MHz-Takt (Bezeichnung im Pin-Map-File: CLOCK_27) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

3 2. Die in VHDL zu beschreibende Schaltung 2 - empty_o: wenn der Dekrementer den Wert 0 erreicht soll dieses Signal auf 1 schalten und eine LED zum leuchten bringen (ledr0) Verhalten: - Der Reset-Eingang (res_i) soll asynchron einen Reset auslösen, aber synchron wieder deaktiviert werden (auf 1 gehen) - das erzeugte Signal soll im folgenden res_sync genannt werden - Alle weiteren Eingänge werden durch einen Synchronizer synchronisiert (2 in Serie geschaltete Flipflops): - start_sync: Synchronisierung des Eingangs start_i; bei res_sync=0 soll start_sync asynchron gesetzt werden - start_num_sync: Synchronisierung des Eingangs start_num_i (8 Bit breites Array); der Synchronisierer soll hier nicht asynchron zurück gesetzt werden - Der aktuelle Zählerstand des n-bit-dekrementers wird in einem n-bit-flipflop gespeichert. start_sync_1d start_sync_o~reg0 start_i res_sync_1d res_sync_reg PRE D Q PRE D Q start_sync_o clk_i 1 PRE D Q PRE D Q ENA CLR ENA CLR ENA CLR ENA CLR res_sync_o res_i start_num_i[7..0] start_num_sync_1d[7..0] D PRE Q start_num_sync_o[7..0]~reg0 PRE D Q start_num_sync_o[7..0 ENA ENA CLR CLR Abbildung 1: schematische Darstellung der Synchronisierungsschaltungen - Der nächste Zählerstand ist wie folgt definiert: - wenn start_i 1 ist, so wird der Dekrementer neu gestartet und die obersten 8 Bits des über die Schalter eingestellten Startwerts übernommen, - wenn start_i 0 ist und der aktuelle Zähler >0 ist, so wird der Zähler um eins dekrementiert, - in allen anderen Fällen ändert sich der Zählerwert nicht. - Der Ausgang empty_o ist dann 1 wenn der aktuelle Zählerstand =0 ist, sonst 0. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

4 3 2. Die in VHDL zu beschreibende Schaltung Für die Datenbreite ist der generische Parameter counter_width_g in der Entity des Dekrementers zu spezifizieren. Diese Datenbreite ist zunächst nur der Default-Wert. Abbildung 2: Definition von generischen Parametern in der Entity Dieser Wert kann bei der Instanziierung überschrieben werden. Abbildung 3: Überschreibung des generischen Parameters bei der Instanziierung (hier mit 32 - hätte aber auch ein anderer Wert wie z.b. 24 sein können) Anstelle von Zahlenwerten bei der Definition von Array-Bereichen soll dieser Generic ver- V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

5 2. Die in VHDL zu beschreibende Schaltung 4 wendet werden. Abbildung 4: Verwendung des generischen Parameter in der Architecture Implementierung: - Die Schaltung soll wie folgt partitioniert werden (vergleiche Abb. 5): decrementer_top: strukturelle VHDL-Beschreibung der Verbindung folgender Blöcke: - input_sync: Synchronisierung der asynchronen Eingänge (siehe Verhaltensbeschreibung). - decrementer_core: Realisierung des Zählers, der das oben beschriebene Verhalten realisiert. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

6 5 3. Versuchsaufgaben VHDL Design: sw(7 downto 0) key(0) key(1) key(1 downto 0) start_num_i(7 downto 0) empty_o start_i res_i clk_i decrementer_top (struc) ledr0 ledg0 clock_27 decrementer (struc) - Datei decrementer.vhd (vorgegeben) input_sync (rtl) decrementer_core (rtl) decrementer_top (struc) Abbildung 5: Darstellung der Design-Hierarchieebenen 3 Versuchsaufgaben VHDL Design: 1) VHDL-Beschreibung erstellen 2) Betrachtung des Designs im RTL-Viewer (siehe Abbildung 6)! 3) Schaltung auf dem FPGA downloaden und erproben 3.1 Aufgaben für die Versuchsausarbeitung Der wesentliche Teil der Ausarbeitung ist der kommentierte Quellcode. Durch VHDL-Kommentare sind die jeweiligen VHDL-Zeilen ausführlich zu dokumentieren. Außerdem sind folgende Fragen zu beantworten: 1) Wie beschreibt man das sequentielle Verhalten von Schaltungsteilen in VHDL? Stichworte: process, Senitivity-List, if res_i=0... elsif clk event and clk= 1 2) Welche Vorteile bieten generische Parameter in VHDL? Stichworte: Default-Wert, Überschreibung des Defaultwerts... V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

7 3. Versuchsaufgaben VHDL Design: 6 Abbildung 6: Betrachtung des VHDL Designs im RTL Viewer 3) Wie instanziiert man eine VHDL-Komponente in VHDL? Stichworte: Component-Declaration, Instanziierung, Signalmapping auf die Ports 4) Was ist die Gefahr wenn man nicht synchronisierte Eingangssignale als Eingangssignale für synchrone Schaltungen verwendet? Stichworte: Setup-/Holdzeit, Begriff Timing-Pfad (path delay), ungültige Zustände bei Timing-Verletzungen 5) Wodrin besteht der Unterschied der verwendeten Synchronisierer für start_num_i und start_i? Stichwort: Reset Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

8 7 3. Versuchsaufgaben VHDL Design: 6) Was für eine Hardware ergibt sich aus folgendem VHDL-Code für start_num_sync_1d und start_num_sync_o (Typ jeweils std_ulogic_vector(7 downto 0)) und warum wollen wir diese Hardware so nicht realisieren? Tip: Verhalten während res_sync_reg= 0 von start_num_sync_1d Ein Blockschaltbild erleichtert die Erklärung! Abbildung 7: Wie sieht das Syntheseergebnis für start_num_sync_1d und start_num_sync_o aus? 7) Wie kann man den Synchronisierer für das Reset-Signal realisieren (Erklärung Abbildung 1)? 8) Warum ist es wichtig das Deaktivieren (low aktives Signale von 0->1) des Resets synchron an die Schaltung weiter zu geben und warum ist dies irrelevant für das Aktivieren des Resets (low aktives Signale von 1->0)? 9) Warum sind die mehrfachen Typkonvertierungen bei der Dekrementierung des Zählerwertes notwendig? V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

9 Praktikum VHDL Dekrementer: Debugging der VHDL Beschreibung - funktionale Simulation von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

10 9 4. Debugging des VHDL Source Codes 4 Debugging des VHDL Source Codes Sollte die Schaltung sich nicht auf Anhieb richtig verhalten, so sollte man zunächst folgende Schritte durchführen: 1) Betrachtung des Designs im RTL-Viewer (siehe Aufgaben VHDL Design), 2) Überprüfung der Synthesemeldungen (Warnings). Der nächste Schritt ist dann die Schaltungssimulation. In der Simulation sind neben den nach außen sichtbaren Entity-Signalen auch interne Signale verfügbar. Die Simulation der Schaltung wird vom Designer immer ausgeführt, um die gewünschte Funktionalität - zumindest grob - zu verifizieren. Die detaillierte Verifikation erfordert die umfassende Berücksichtigung aller möglichen Schaltungszustände und Eingangsmuster. Für die detaillierte Verifikation werden typischerweise weitere Werkzeuge der formalen Verifikation und effizienten Verifikationsmustergenerierung verwendet. Es kann eine funktionale Simulation der VHDL-Beschreibung oder eine Timingsimulation des Synthese-Ergebnisses durchgeführt werden. Für die funktionale Verifikation ist die funktionale Simulation ausreichend und soll hier zunächst verwendet werden. Die funktionale Simulation bietet folgende Vorteile: Zugreifbarkeit aller interner Signale, die durch die Synthese oftmals optimiert werden, keine Synthese erforderlich und höhere Performance des Simulators (bei größeren Schaltungen von Bedeutung). In der Quartus II Oberfläche ist ein Simulator eingebunden, der jedoch nicht alle für das Debugging von Schaltungen notwendigen Funktionalitäten unterstützt. Altera bietet hier auch den Simulator Modelsim vom MentorGraphics kostenlos an. Die Einschränkungen dieser Simulatorversion können der Dokumentation entnommen werden. Hinweis: Der Simulator kann auf herunter geladen werden. Nach der Installation muss das Lizenzfile hier eingebunden werden. Am einfachsten ist das Lizenzfile über lmtools.exe einstellbar (Verzeichnis modelsim_ae\win32aloem). 4.1 Überblick zu den Aufgaben In den folgenden Abschnitten finden Sie die Aufgabenstellung kombiniert mit der schrittweise Anleitung zur Bedienung der Werkzeuge. Die für die Ausarbeitung relevanten Aufgaben sind am Ende jedes Abschnitts kurz zusammen gefasst. Die Versuchsdurchführung gliedert sich in folgende Abschnitte: 4.2 VHDL-Testbench, 4.3 Funktionale Simulation, 4.4 Aufgaben zum Thema funktionale Simulation der Schaltung. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

11 4. Debugging des VHDL Source Codes VHDL-Testbench Neben der VHDL-Beschreibung der Schaltung ist für die Simulation eine VHDL-Testbench erforderlich. 1) Erstellung einer VHDL-Testbench: Im File decrementer_tb.vhd sind einige Hinweise für die Testbench vorhanden. Wie bei jeder VHDL-Beschreibung ist hier eine Entity und eine Architecture erforderlich. Da diese Testbench nicht synthetisiert werden muss, darf hier der volle VHDL-Sprachumfang verwendet werden. 1.1) Die Entity decrementer_tb: Diese Entity ist leer, da sie keine Ports beinhaltet (die Eingangssignale der eigentlichen Schaltung werden in der Testbench-Architecture erzeugt). 1.2) Die Architecture tb: Hier werden die Eingangssignale der Schaltung stimuliert und ggf. die korrekten Antworten der Schaltung kontrolliert. Außerdem wird hier die zu simulierende Schaltung instanziiert. Im einzelnen müssen Sie hier die folgenden Schritte ausführen: 1.2.a) Instanziierung der Schaltung decrementer (Component declaration und Component instantiation) und Definition der entsprechenden Signale: Dies läßt sich am besten mit dem EMACS-Editor über die VHDL-Port-Menüs bewerkstelligen. 1.2.b) Beschreibung des clock_27 Signals: Ergänzen Sie hierfür einen Prozess ohne sensitivity-list. Die Halbperiode des Takts ergibt sich aus 50% der Periodendauer des 27 MHz Takts (1/2 * 1/27E06). Durch Verwendung des wait-statements können Sie die erforderlichen Wartezeiten zwischen 2 Signalzuweisungen definieren. Der Prozess wird automatisch wieder neu gestartet sobald sämtliche Kommandos des Prozesses abgearbeitet sind. 1.2.c) Beschreibung der restlichen Eingangssignale: Die restlichen Eingangssignale können in einem oder mehreren Prozessen definiert werden. Da sämtliche Eingangssignale hier in einem kausalen Zusammenhang stimuliert werden sollen, sollten die Signale auch in einem Prozess beschrieben werden. Zwischen den jeweiligen Signalzuweisungen werden entsprechende wait- Statements eingefügt, um entweder die Anzahl der Clocks zu zählen oder fixe Wartezeiten einzufügen. Damit der Prozess nach Abarbeitung aller Signale nicht automatisch wieder neu angestartet wird, sollte ein Wait-Statement ohne Argument am Ende des Prozesses eingefügt werden. Vektor key: key(0): Dies ist das invertierte Startsignal zum synchronen Neustart des Dekrem. key(1): Dies ist das asynchrone Reset-Signal (Low-Aktiv) Auch dieser Vektor sollte in einem Prozess generiert werden. Generieren Sie hier einen Reset von beliebiger Länge (selbst 1 ns ist ausreichend). Das invertierte Start-Signal sollte zunächst auf 1 gesetzt werden und später wie gewünscht stimuliert werden. Hierfür kann ggf. auch ein Ausgangssignal der Schaltung verwendet werden (ledg oder ledr). Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

12 11 4. Debugging des VHDL Source Codes Vektor sw: Hierüber wird der Initialwert des Counters beim Start eingestellt. Hier bietet sich als Startwert an. 1.3) Für die Überprüfung der Simulationsergebnisse gibt es 2 Möglichkeiten: a. manuelle Überprüfung der Signalverläufe im Waveform-Fenster des Simulationswerkzeugs, b. Vergleich der simulierten Schaltungsantworten gegen die erwarteten Antworten durch sogenannte VHDL-Assertions. Im Rahmen des Praktikums sollen Sie beide Methoden kennen lernen. Bei der Erstellung der Testbench sollten die Assertions sofort mit beschrieben werden: 1.3.a) Innerhalb eines Prozesses (hier z.b. in dem Prozess in dem der key-vektor generiert wird) können Sie über folgende VHDL-Konstrukte die Anzahl von Clock-Zyklen zählen (2**9 -> 2 9 ): Abbildung 8: For-Loop in einer Testbench zum Zählen von 2 9 Clock-Zyklen 1.3.b) Über VHDL-Assertions können Sie überprüfen, ob Signale den erwarteten Wert zum entsprechenden Zeitpunkt haben. Die genaue Syntax liefert Ihnen der emacs-editor wenn Sie das Key-Wort assert eingeben. 1.3.c) Ergänzen Sie die Überprüfung, dass die rote LED nicht zu früh leuchtet und die grüne LED nicht zu früh erlischt! 1.3.d) Ergänzen Sie die Überprüfung, dass die rote LED genau im erwarteten Takt leuchtet und die grüne LED erlischt! In die Ausarbeitung ist die kommentierte VHDL-Testbench mit einzubinden. Bitte beachten Sie, dass Sie in den folgenden Abschnitten sicherlich noch Ihre Testbench verfeinern werden. Die Assertions sind entsprechend hervorzuheben! 4.3 Funktionale Simulation 2) Funktionale Simulation der VHDL-Beschreibung mit der Testbench: Der Modelsim-Simulator soll im ersten Schritt gestartet werden (z.b. über den Desktop). 2.1) Erstellen eines Projekts: siehe Abbildung 9 2.2) Die VHDL-Files decrementer.vhd, decrementer_tb.vhd und decrementer_top.vhd dem Projekt hinzufügen über Add Existing File (siehe Abbildung 10): 2.3) Compile der VHDL-Sourcen (siehe Abbildung 11) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

13 4. Debugging des VHDL Source Codes 12 Abbildung 9: Erstellen eines neuen Projekts im Simulator Abbildung 10: VHDL-Files dem Projekt hinzufügen - Add Existing File Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

14 13 4. Debugging des VHDL Source Codes Abbildung 11: Compile der VHDL-Sourcen 2.4) Start der Simulation (siehe Abbildung 12) Abbildung 12: Start der Simulation 2.5) Auswahl der zu simulierenden Testbench aus der Library Work - siehe Abbildung ) Angabe der aufzuzeichnenden Signale: 2.6.a) In kleinen Designs können alle Signale aufgezeichnet werden: im vsim-fenster folgendes eingeben: log -r /* Nach Abschluss der Simulation stehen dann alle Signale zur Darstellung im Waveform-Fenster zur Verfügung. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

15 4. Debugging des VHDL Source Codes 14 Abbildung 13: Auswahl der zu simulierenden Testbench 2.6.b) Über das Menü View->Debug Windows folgende Debug-Fenster darstellen (Abbildung 14): - Objects (Signale, Variablen... - meistens schon geöffnet), - Wave (Signaldiagramm - hier können alle Objekte dargestellt werden). Abbildung 14: Auswahl der Debugging-Fenster Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

16 15 4. Debugging des VHDL Source Codes 2.6.c) Über das Objektfenster können die interessanten Signale direkt in das Waveform- Fenster verschoben werden.(siehe Abbildung 15) Abbildung 15: Auswahl der zu simulierenden Signale per Drag&Drop 2.7) Die eigentliche Simulation wird über folgendes Kommando im vsim-fenster gestartet: run <time> <time> steht für eine Simulationszeit - z.b. 500 ns 2.8) Soll die Simulation neu gestartet werden - um z.b. neu kompilierten VHDL-Code zu simulieren, so kann dies über restart -f getan werden. 2.9) Die Anordnung der Signale im Waveform-Fenster kann über File-Save / File-Load gespeichert bzw. geladen werden. 2.10) Debugging über Breakpoints: 2.10.a) Durch Doppelklick auf die Design-Unit im Workspace-Fenster wird der VHDL- Code eingeblendet b) In diesem VHDL-Code kann man über die rechte Maustaste auf eine Zeile einen Breakpoint setzen c) Durch Auswahl eines Signals im Objekt-Fenster kann man über die rechte Maustaste einen Breakpoint auf das Signal definieren V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

17 4. Debugging des VHDL Source Codes 16 Abbildung 16: Abspeichern von darzustellenden Signalen - können später über Load wieder dargestellt werden 2.10.d) Über das Menü kann man alle Breakpoints darstellen und bearbeiten (siehe Abbildung 17) Abbildung 17: Übersicht Breakpoints Zu diesem Abschnitt müssen keine Punkte in der Ausarbeitung beschrieben werden - es handelt sich primär um eine Anleitung, damit Sie die Aufgaben in den folgenden Abschnitten bearbeiten können. 4.4 Aufgaben zum Thema funktionale Simulation der Schaltung Die folgenden Aufgaben sind durch entsprechende Waveform-Ausdrucke zu dokumentieren. 3) Überprüfen Sie zunächst das gewünschte Verhalten nach dem Reset: 3.a) Geht der synchronisierte Reset wie gewünscht um 1-2 Takte verzögert auf 1? Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

18 17 4. Debugging des VHDL Source Codes 3.b) Ist das synchronisierte Start-Signal noch mindestens 2 Takte danach auf 1? 3.c) Wird die Schalterstellung nach dem Reset übernommen? 3.d) Setzen Sie start_sync_o und das Ausgangssignal des vorgeschalteten Flipflops während des Resets auf 0 (Änderung VHDL-Code) und beobachten Sie das geänderte Verhalten! 3.e) Erklären Sie diese Charakteristiken anhand des VHDL Codes! 4) Überprüfen Sie das gewünschte Verhalten des Dekrementers (Erweiterung der Testbench): 4.a) Betätigung des Start-Signals während des Zählvorgangs 4.b) Anhalten des Zählers wenn der Zähler 0 erreicht: Tips: ggf. die counter_width_g reduzieren (z.b. auf 9 Bits) und die Simulationsendzeit anpassen 4.c) Neustart des Zählvorgangs nach Anhalten des Zählers 5) Weitere VHDL-Charakteristiken beobachten: 5.1) Abarbeitung von Signal- und Variablen-Zuweisungen in einem Prozess: 5.1.a) Überprüfen Sie den Einfluss der Reihenfolge der Zuweisung der Signale in einem beliebigen Synchronisierungsprozess (keine Waveforms für die Ausarbeitung erforderlich - verbale Begründung ausreichend) 5.1.b) Ersetzen Sie das Zwischensignal bzw. die Zwischensignale durch Variablen! Verwenden Sie jeweils unterschiedliche Zuweisungsreihenfolgen! (2 Waveforms für die Ausarbeitung einfügen und begründen) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

19 4. Debugging des VHDL Source Codes ) Diskutieren Sie die Änderung des Simulationsergebnisses wenn die Synchronisierung so wie in Abbildung 18 dargestellt realisiert wird (für die Ausarbeitung sind hier keine Waveforms erforderlich). Abbildung 18: Änderungen im VHDL-Code bezüglich Aufgabe ) Ändern Sie die VHDL-Implementierung wie oben dargestellt ab ) Simulieren Sie bis res_sync_reg auf 1 geht! Setzen Sie dann je einen Breakpoint auf die Zeilen der Signalzuweisung von start_sync_1d, clk_n und start_sync_o! 5.2.3) Setzen Sie die Simulation fort und überprüfen Sie, ob die Signale sich wie erwartet ändern! Betrachten Sie dafür die Delta-Zyklen im Simulationsfenster und den Wert der entsprechenden Signale! 5.3) Ändern Sie die Assertions der Testbench so, dass Sie nicht dem Verhalten der Hardware entsprechen ) Wie reagiert der Simulator darauf? 5.3.2) Inwiefern können Sie das Verhalten des Simulators über die Runtime-Options beeinflussen (siehe Abbildung 19)? Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

20 19 4. Debugging des VHDL Source Codes Abbildung 19: Runtime-Options -> Assertions Aus diesem Abschnitt sind alle Punkte zu dokumentieren. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

21 Praktikum VHDL Dekrementer: Timing Simulation von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

22 Timing-Simulation In diesem Abschnitt soll das Zeitverhalten auf der Hardware überprüft werden. In diesem Schritt können wir zum einen die zu erwartenden Verzögerungszeiten analysieren und zum anderen überprüfen, ob die funktionale Simulation mit dem tatsächlichen Verhalten übereinstimmt (dies wäre z.b. bei Deltazeitproblemen nicht der Fall...). Für die Timing-Simulation benötigen Sie zum einen eine Netzliste der synthetisierten Schaltung und zum anderen das Standard-Delay-File (SDF), in dem die Verzögerungszeiten spezifiziert sind. 6) Anleitung zur Durchführung der Timing-Analyse: 6.1) Rausschreiben der Netzliste unter der Quartus II-Oberfläche: 6.1.a) Stellen Sie sicher, dass in Ihrem Projekt der Dekrementer erfolgreich kompiliert wurde! 6.1.b) Öffnen Sie das Projekt-Setup-Fenster (siehe Abbildung 20)! Abbildung 20: Öffnen des Projekt-Setup-Fensters (über Assignments->EDA Tool Settings) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

23 c) Stellen Sie die Projekteinstellungen für die EDA-Werkzeuge zur Simulation entsprechend der Abbildung 21 ein! Abbildung 21: Einstellung für ein EDA-Simulationswerkzeug 6.1.d) Rausschreiben der Netzliste und des Standard-Delay-Files- siehe Abbildung 22! Standardmäßig wird hier für das FPGA die Slow-Corner (Worst-Case) Timing raus geschrieben. Über Processing->Start->Start Classic timing Analyzer (Fast timing Model) kann man die Schaltung auch für die Fast-Corner analysieren. Anschließend muss man noch das SDF-File wie oben dargestellt rausschreiben. Dies muss im Rahmen des Praktikums jedoch nicht gemacht werden. 6.1.e) Zusätzlich zur Netzliste benötigen wir noch eine VHDL-Testbench. Hierfür kopieren wir die Testbench in das Unterverzeichnis simulation/modelim. Die erzeugte Netzliste im vorherigen Schritt verwendet nur std_logic-signale, so dass die Testbench entsprechend angepasst werden muss. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

24 23. Abbildung 22: Schreiben der VHDL-Netzliste aus der synthetisierten und verdrahteten Netzliste V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

25 ) Durchführung der Timing-Simulation: 6.2.a) Anlegen eines neuen Projekts in Modelsim unter simulation/modelsim (siehe Abbildung 23): Abbildung 23: Anlegen eines neuen Modelsim-Projekts für die Timing-Simulation und Laden der VHDL-Netzlisten sowie Testbench 6.2.b) 6.2.c) Compile des Designs und der Testbench: Compile->All Start Simulation: Simulate->Start Simulation auswählen Im Start Simulation Fenster das SDF Menü wählen: -> Add klicken Abbildung 24: Start der Simulation - Schritt d) Auswahl des SDF und Angabe des Instanznamens für das Design in der Testbench (siehe Abbildung 25) Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

26 25. Abbildung 25: Auswahl des SDF und Festlegen des Instanz-Pfades auf den sich das SDF bezieht (ausgehend von der Testbench) - anschließend Auswahl Testbench unter Start Simulation->Design und Eingabe der Resolution (ps) 6.2.e) Auswahl der Testbench aus der Library work (siehe Abbildung 25) 6.2.f) Einstellen der Auflösung (resolution): ps (damit wird sichergestellt, dass Verzögerungszeiten von unter einer ns auch korrekt modelliert werden) 6.2.g) Nach Wahl des OK Knopfes darauf achten, dass das SDF fehlerfrei eingelesen wird 6.2.h) Durchführung der Simulation analog zur funktionalen Simulation (es geht hier nur darum, zu erreichen, dass die Assertions in der Testbench keine Fehler melden) 6.3) Auswertung der Timing-Simulation: 6.3.a) Stellen Sie die Toplevel-Entity-Signale im Waveform dar! 6.3.b) Ergänzen Sie die Counter-Werte (im Objects-Fenster den Filter counter im Feld Contains eingeben) 6.3.c) Suchen Sie sich die D-Eingänge der Counter-Flipflops aus den Einzelsignalen zusammen (können über Tools->Combine Signals zu einem Vektor zusammengefasst werden) 6.3.d) Wie groß sind die Verzögerungszeiten bis die Register den neuen Counterwert übernehmen und bis der Addierer den neuen Wert an die D-Eingänge der Flipflops gelegt hat (jeweils von der steigenden Clock Flanke betrachtet)? 6.3.e) Enthält der Dekrementer die selben Zählerwerte wie in der funktionalen Simulation? In der Ausarbeitung sind die Schritte unter 6.3 zu dokumentieren. Hier sollte in jedem Fall ein Waveform mit geliefert werden! V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

27 Dekrementer: STA und timing driven Synthese von Prof. Dr.-Ing. Dirk Rabe Praktikum VHDL Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

28 27 5. Durchführung statische Timing-Analyse und timing driven Synthese 5 Durchführung statische Timing-Analyse und timing driven Synthese In der statischen Timing-Analyse werden alle Delay-Pfade bezüglich Setup- und Hold-Violations überprüft. Wie dies funktioniert soll in Abschnitt 5.1 erklärt werden. In Abschnitt 5.2 werden die für die Timing-Analyse und timing-driven Synthese notwendigen Constraints definiert und in einer Timing-Analyse für die initiale Synthese bewertet. Im Abschnitt 5.3 werden diese Constraints zunächst für eine Timing-Analyse und anschließend für eine timing-driven Resynthese verwendet. 5.1 Prinzip der Überprüfung von Setup- und Hold-Zeiten Durch die tatsächlichen physikalischen Verdrahtungen und durch Gatterlaufzeiten ergeben sich Verzögerungszeiten auf den Daten- und Clockpfaden (siehe Abbildung 26 und 27). Auf dem in Abbildung 26 dargestellten Schaltungsausschnitt finden sich auf dem Pfad zwischen REG1 und REG2 typischerweise weitere kombinatorische Gatter. Es werden 2 Verzögerungszeiten unterschieden: Abbildung 26: Berechnung der Ankunftszeit eines Signals ausgehend vom zentralen Clock V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

29 5. Durchführung statische Timing-Analyse und timing driven Synthese 28 Abbildung 27: Clock-Ankunftszeit ausgehend von einem zentralen Clock Datenankunftszeit (Data Arrival Time: typischerweise am D-Eingang von speichernden Gattern - siehe Abbildung 26): beginnend beim zentralen Clock über den Clock-Eingang eines vorhergehenden Flipflops (REG1), über dessen Ausgang (Q) bis zum D-Eingang des betrachteten Gatters (REG2). Sowohl Leitungen als auch Gattern können hier Verzögerungszeiten zugeordnet sein. Außerdem können unterschiedlich lange Pfade existieren. Bei der Bewertung der Setup-Zeit ist der zeitlich längste Pfad und bei der Bewertung der Hold-Zeit der zeitlich kürzeste Pfad interessant. Clockankunftszeit (Clock Arrival Time - typischerweise am CLK-Eingang von speichernden Gattern - siehe Abbildung 27): beginnend beim zentralen Clock bis zum Clock-Eingang des betrachteten Gatters (REG2). Die Differenz aus der Datenankunftszeit und der Clockankunftszeit muss den Setup- und Holdzeiten des Flipflops genügen: Setupzeit = Clock-Periode - (Datenankunftszeit - Clockankunftszeit): Die so ermitteltete Setupzeit muss größer als die minimale Setupzeit des Gatters sein - das Datensignal muss also rechtzeitig vor der Clockflanke stabil anliegen (maximale Datenankunftszeit von Interesse) Holdzeit = Datenankunftszeit - Clockankunftszeit: Die so ermittelte Holdzeit muss größer als die minimale Holdzeit des Gatters sein - das Datensignal muss also noch ausreichend lange nach der Clockflanke stabil anliegen (minimale Datenankunftszeit von Interesse). Die Differenz aus der tatsächlichen Setupzeit und der maximal erlaubten Setupzeit wird als Setup-Slack bezeichnet. Anders ausgedrückt ist dies die Differenz aus der maximal zulässigen Datenankunftszeit (Clock-Periode + Clockankunftszeit - Gatter-Setupzeit) und der tatsächlichen Datenankunftszeit. Entsprechend ist der Hold-Slack die Differenz aus der tatsächlichen Holdzeit und der maximal Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

30 29 5. Durchführung statische Timing-Analyse und timing driven Synthese erlaubten Holdzeit. Anders ausgedrückt ist dies die Differenz aus der tatsächlichen Datenankunftszeit und der minimal zulässigen Datenankunftszeit (Clockankunftszeit + Gatterholdzeit). Setup- und Hold-Slack können also auch folgendermaßen zusammen gefasst werden: setup slack = setup required time - data arrival time hold slack = data-arrival time - hold required time Als Problem ist also nur ein negativer Slack zu bewerten. 5.2 Definition von Timing Constraints Timing Constraints werden typischerweise in sogenannten sdc-files definiert. sdc steht hierbei für Standard Delay Constraint File. Dieses sdc-file wurde vom Marktführer Synopsys für dessen Synthese- und STA -Werkzeuge eingeführt und hat sich als Quasi-Standard durchgesetzt. Die Erstellung des sdc-files wird im TimingAnalyzer der Quartus-Software unterstützt und soll im folgenden schrittweise erklärt werden. An dieser Stelle ist noch anzumerken, dass wir bereits ohne irgendwelche Definition der Timing-Requirements eine Synthese durchgeführt haben. In den Compile-Warnings wurde uns bereits gemeldet, dass das der Clock-Pin clock_27 nicht als Clock spezifiziert wurde - aber dennoch als solcher interpretiert wird (siehe Abbildung 28). Die bei der Synthese und dem Fit- Abbildung 28: Warning, dass keine clock_27 nicht als Clock definiert wurde - aber als Clock- Pin erkannt wurde STA - Static Timing Analysis V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009

Übungen zu Architektur Eingebetteter Systeme. Teil 1: Grundlagen. Blatt 5 1.1: VHDL 28./29.05.2009 Übungen zu Architektur Eingebetteter Systeme Blatt 5 28./29.05.2009 Teil 1: Grundlagen 1.1: VHDL Bei der Erstellung Ihres Softcore-Prozessors mit Hilfe des SOPC Builder hatten Sie bereits erste Erfahrungen

Mehr

1 Synopsys Design-Analyzer

1 Synopsys Design-Analyzer Synthese von Gatternetzlisten aus VHDL-Beschreibungen Synopsys Design-Analyzer A. Mäder Die folgende Beschreibung soll die grundlegenden Schritte zeigen, wie eine VHDL-Beschreibung mit dem Synopsys Design-Analyzer

Mehr

Einführung in Automation Studio

Einführung in Automation Studio Einführung in Automation Studio Übungsziel: Der links abgebildete Stromlaufplan soll mit einer SPS realisiert werden und mit Automation Studio programmiert werden. Es soll ein Softwareobjekt Logik_1 in

Mehr

Einführung in VHDL (2)

Einführung in VHDL (2) Einführung in VHDL Digitale Systeme haben immer größere Bedeutung erlangt. Komplexität wurde dabei immer größer, sodass die Entwicklung digitaler Systeme zu weiten Teilen nur noch mit Computerunterstützung

Mehr

Simulation von in VHDL beschriebenen Systemen

Simulation von in VHDL beschriebenen Systemen Simulation von in VHDL beschriebenen Systemen Prof. Dr. Paul Molitor Institut für Informatik Martin-Luther-Universität Halle Aufbau der Lehrveranstaltung Literaturangaben Allgemeines zum Entwurf digitaler

Mehr

Anleitung zu ChipScope Pro

Anleitung zu ChipScope Pro Anleitung zu ChipScope Pro Das von Xilinx gelieferte Tool ChipScope Pro erlaubt die Implementierung eines Logic Analysator Kerns auf dem Spartan III Baustein. 1.1 Erstellen eines Logic Analysator Kerns

Mehr

ModelSim Xilinx Edition

ModelSim Xilinx Edition ModelSim Xilinx Edition Die Firma Xilinx Inc stellt eine kostenfreie, zeitlich unbegrenzte Evaluierungsversion des Simulations- und Synthesewerkzeugs ModelSim Xilinx Edition zur Verfügung, für die Sie

Mehr

11. Aufgabenblatt 30.06.2010

11. Aufgabenblatt 30.06.2010 Einführung in Computer Microsystems Sommersemester 2010 Wolfgang Heenes 11. Aufgabenblatt 30.06.2010 Aufgabe 1: Einführung in MatLab/Simulink/Stateflow MatLab 1 ist ein Programm zum wissenschaftlichen,

Mehr

Rechnergestützter VLSI-Entwurf

Rechnergestützter VLSI-Entwurf Schaltungsanalyse Dipl.-Ing. e-mail: rgerndt@iam.de Seite ANA/1 Analyse - Übersicht Überprüfen des Entwurfs auf: - Funktion - Zeitverhalten - Kosten - Leistungsaufnahme - EMV -... Vergleich der Spezifikation

Mehr

Codegenerierung für FPGAs aus einem Simulink-Modell (Schritt-für-Schritt-Anleitung)

Codegenerierung für FPGAs aus einem Simulink-Modell (Schritt-für-Schritt-Anleitung) Codegenerierung für FPGAs aus einem Simulink-Modell (Schritt-für-Schritt-Anleitung) Folgende Schritt-für-Schritt-Anleitung zeigt exemplarisch den Arbeitsablauf der HDLCodegenerierung für das Spartan-3E

Mehr

DYNTEST-Terminal Bedienungsanleitung

DYNTEST-Terminal Bedienungsanleitung DYNTEST-Terminal Bedienungsanleitung Schritt 1 (Software Installation): Entpacken und öffnen Sie dann die Setup -Datei. Wählen Sie Ihre Sprache und drücken dann den OK -Button, woraufhin die Installationsvorbereitung

Mehr

Anleitung SDDesigner. MICROSWISS-Zentrum Rapperswil

Anleitung SDDesigner. MICROSWISS-Zentrum Rapperswil Hochschule HSR Oberseestrasse 10 CH-8640 Tel 055 222 47 00 Fax 055 222 47 07 1. März 1999 Anleitung SDDesigner 1. Einführung Der SDDesigner ist ein grafisches Eingabewerkzeug für Übergangsdiagramme. Die

Mehr

Simulation von Gatternetzlisten VHDL und Mixed-mode

Simulation von Gatternetzlisten VHDL und Mixed-mode VHDL und Mixed-mode Werkzeuge : Cadence NCSim Design-Kits : AMS Hit-Kit edasetup : ldv ams Andreas Mäder Diese Anleitung beschreibt die grundlegenden Schritte, um mit einer VHDL-Testumgebung Gatternetzlisten,

Mehr

Hotline: 02863/9298-55

Hotline: 02863/9298-55 Hotline: 02863/9298-55 Anleitung Version 5.x Seite Kap. Inhalt 2 I. Installationsanleitung VR-NetWorld Software 2 II. Der erste Start 3 III. Einrichtung der Bankverbindung (Chipkarte) 4 IV. Einrichten

Mehr

IMBA. Installationsanleitung. SQL Server-Datenbankadapter. Das Instrument für den fähigkeitsgerechten Personaleinsatz

IMBA. Installationsanleitung. SQL Server-Datenbankadapter. Das Instrument für den fähigkeitsgerechten Personaleinsatz Das Instrument für den fähigkeitsgerechten Personaleinsatz IMBA SQL Server-Datenbankadapter Installationsanleitung gefördert durch das Bundesministerium für Gesundheit und Soziale Sicherung Vorbereitung

Mehr

Anleitung für VHDL tools

Anleitung für VHDL tools Anleitung für VHDL tools Harald Affenzeller V 1.0.0 Email: Harald.Affenzeller@fh-hagenberg.at Hagenberg, 14. Oktober 2003 Zusammenfassung Dieses Dokument stellt eine Anleitung zur Verwendung von eingesetzten

Mehr

SCHNELLEINSTIEG ZUM TOOL LONMAKER

SCHNELLEINSTIEG ZUM TOOL LONMAKER Fakultät Informatik, Institut für Angewandte Informatik, Professur Technische Informationssysteme SCHNELLEINSTIEG ZUM TOOL LONMAKER Betreuer: Dipl.-Ing. A. Cemal Özlük Dipl.-Inf. Uwe Ryssel ALLGEMEINE

Mehr

Hex Datei mit Atmel Studio 6 erstellen

Hex Datei mit Atmel Studio 6 erstellen Hex Datei mit Atmel Studio 6 erstellen Es werden generell keine Atmel Studio Dateien ins Repository geladen, da jeder seine Dateien an anderen Orten liegen hat und weil nicht jeder das Atmel Studio 6 benutzt.

Mehr

Installation Anleitung für JTheseus und MS SQL Server 2000

Installation Anleitung für JTheseus und MS SQL Server 2000 Installation Anleitung für JTheseus und MS SQL Server 2000 Inhaltsverzeichnis 1 Installation der Datenbank 3 1.1 Erstellen der Datenbank 3 1.2 Tabellen und Minimal Daten einlesen 4 1.3 Benutzer JTheseus

Mehr

Sequentielle Logik. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck

Sequentielle Logik. Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Sequentielle Logik Einführung in die Technische Informatik Falko Dressler, Stefan Podlipnig Universität Innsbruck Übersicht Schaltwerke Flip-Flops Entwurf eines Schaltwerks Zähler Realisierung Sequentielle

Mehr

Version 0.3. Installation von MinGW und Eclipse CDT

Version 0.3. Installation von MinGW und Eclipse CDT Version 0.3 Installation von MinGW und Eclipse CDT 1. Stellen Sie fest, ob Sie Windows in der 32 Bit Version oder in der 64 Bit Version installiert haben. 2. Prüfen Sie, welche Java Runtime vorhanden ist.

Mehr

Installationsanleitung PowerSDR-IQ v1.19.3.15 SV1EIA für den Betrieb mit LIMA-SDR

Installationsanleitung PowerSDR-IQ v1.19.3.15 SV1EIA für den Betrieb mit LIMA-SDR Installationsanleitung PowerSDR-IQ v1.19.3.15 SV1EIA für den Betrieb mit LIMA-SDR 02.07.2010 Bernd Wehner DL9WB Talbahnstraße 17 47137 Duisburg dl9wb@darc.de - 1 - 1. Systemvoraussetzungen Damit PowerSDR

Mehr

Neues Projekt anlegen... 2. Neue Position anlegen... 2. Position in Statikdokument einfügen... 3. Titelblatt und Vorbemerkungen einfügen...

Neues Projekt anlegen... 2. Neue Position anlegen... 2. Position in Statikdokument einfügen... 3. Titelblatt und Vorbemerkungen einfügen... FL-Manager: Kurze beispielhafte Einweisung In dieser Kurzanleitung lernen Sie die wichtigsten Funktionen und Abläufe kennen. Weitere Erläuterungen finden Sie in der Dokumentation FLManager.pdf Neues Projekt

Mehr

VHDL Verhaltensmodellierung

VHDL Verhaltensmodellierung VHDL Verhaltensmodellierung Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2008/2009 VHDL Verhaltensmodellierung 1/26 2008-10-20

Mehr

Apps-Entwicklung mit Netbeans

Apps-Entwicklung mit Netbeans JDroid mit Netbeans Seite 1 Apps-Entwicklung mit Netbeans Version 2.2, 30. April 2013 Vorbereitungen: 1. JDK SE neuste Version installieren, (http://www.oracle.com/technetwork/java/javase/downloads/index.html)

Mehr

Hotline: 02863/9298-55

Hotline: 02863/9298-55 Hotline: 02863/9298-55 Anleitung Version 5.x Seite Kap. Inhalt 2 I. Installationsanleitung VR-NetWorld Software 2 II. Der erste Start 3 III. Einrichtung der Bankverbindung (Datei) 5 IV. Einrichten der

Mehr

Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign"

Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign Inhaltsverzeichnis Vorlesung VHDL, HW/SW-Codesign" 1 Einführung... 1-1 2 VHDL Grundlagen... 2-1 2.1 Allgemeines... 2-1 2.2 Aufbau eines VHDL-Modells...2-7 VHDL Design-Einheiten Überblick...2-10 Programmerstellung...

Mehr

KompetenzManager http://www.kompetenzmanager.ch/mah Manual für die Benutzung der Website

KompetenzManager http://www.kompetenzmanager.ch/mah Manual für die Benutzung der Website KompetenzManager http://www.kompetenzmanager.ch/mah Manual für die Benutzung der Website Inhalt Inhalt... 1 1. Anmelden beim Kompetenzmanager... 3 2. Erstellen eines neuen Kompetenzprofils... 4 2.1. Wizard

Mehr

JDroidLib mit Eclipse (Mac/Linux/Windows)

JDroidLib mit Eclipse (Mac/Linux/Windows) JDroidLib mit Eclipse (Mac/Linux/Windows) Version 1.3, 25. März 2013 (Unter Windows besser die ADT-Bundle Version installieren, siehe entsprechende Anleitung) Vorbereitungen: 1. JDK SE neuste Version installieren,

Mehr

VisiScan 2011 für cobra 2011 www.papyrus-gmbh.de

VisiScan 2011 für cobra 2011 www.papyrus-gmbh.de Überblick Mit VisiScan für cobra scannen Sie Adressen von Visitenkarten direkt in Ihre Adress PLUS- bzw. CRM-Datenbank. Unterstützte Programmversionen cobra Adress PLUS cobra Adress PLUS/CRM 2011 Ältere

Mehr

aufeinander folgenden 1kHz-Pulse in gleichen Zeitabständen an die Eingänge des JK-FF gelangen.

aufeinander folgenden 1kHz-Pulse in gleichen Zeitabständen an die Eingänge des JK-FF gelangen. 1. Vorbereitung: 1.1 Zählerbaustein 74163 Bei den in der Schaltung verwendeten Zählerbausteinen handelt es sich um synchron programmierbare 4-bit-Binärzähler mit synchronem Clear. Die Zähler sind programmierbar,

Mehr

http://www.cis.upenn.edu/~bcpierce/unison/download/stable/unison- 2.9.1/

http://www.cis.upenn.edu/~bcpierce/unison/download/stable/unison- 2.9.1/ Einführung Was ist Unison? Unison ist ein Dateisynchronisationsprogramm für Windows und Unix. Es teilt sich viele Funktionen mit anderen Programmen, wie z.b. CVS und rsync. Folgend einige Vorteile des

Mehr

Von SystemC zum FPGA in 7 Schritten. Kurzes Tutorial für die Synthese von SystemC Entwürfen auf dem ISMS Server der Hochschule

Von SystemC zum FPGA in 7 Schritten. Kurzes Tutorial für die Synthese von SystemC Entwürfen auf dem ISMS Server der Hochschule Von SystemC zum FPGA in 7 Schritten Kurzes Tutorial für die Synthese von SystemC Entwürfen auf dem ISMS Server der Hochschule Bremen. Mirko Kruse 21. November 2004 Inhalt 1 Einleitung...1 2 Benötigte Software...1

Mehr

Prof. Dr. Pollakowski 19.03.2013

Prof. Dr. Pollakowski 19.03.2013 Installations- und Bedienungsanleitung für die Mikrocontroller-Entwicklungsumgebung, das Mikrocontroler-Experimentalsystem und den Mikrocontroller-Simulator 1 Begriffe: Entwicklungsumgebung = ein Programm

Mehr

Handbuch DrahtexLabelwriter 3.0

Handbuch DrahtexLabelwriter 3.0 Handbuch DrahtexLabelwriter 3.0 Inhaltsverzeichnis INSTALLATION 3 DER PROGRAMMSTART 7 DIE PROGRAMMOBERFLÄCHE 8 DIE STARTSEITE DES PROGRAMMES 8 DIE PROGRAMMSYMBOLLEISTE 9 EIN NEUES PROJEKT ERSTELLEN 10

Mehr

FIOS. 1. Voraussetzungen für FDE: Foto Verbund Info und Order Service FDE Installation Version 3.0

FIOS. 1. Voraussetzungen für FDE: Foto Verbund Info und Order Service FDE Installation Version 3.0 FIOS Foto Verbund Info und Order Service FDE Installation Version 3.0 Diese Anleitung beschreibt die Installation und Einrichtung von FIOS-Data-Exchange (kurz: FDE). Mit Hilfe von FDE können Sie via Datenfernübertragung

Mehr

Virtueller Seminarordner Anleitung für die Dozentinnen und Dozenten

Virtueller Seminarordner Anleitung für die Dozentinnen und Dozenten Virtueller Seminarordner Anleitung für die Dozentinnen und Dozenten In dem Virtuellen Seminarordner werden für die Teilnehmerinnen und Teilnehmer des Seminars alle für das Seminar wichtigen Informationen,

Mehr

Apps-Entwicklung mit Eclipse

Apps-Entwicklung mit Eclipse JDroid mit Eclipse Seite 1 Apps-Entwicklung mit Eclipse Version 1.1, 30. April 2013 Vorbereitungen: 1. JDK installieren JDK SE neuste Version (64 oder 32 Bit) herunterladen und installieren (http://www.oracle.com/technetwork/java/javase/downloads/index.html)

Mehr

Optionale Umstellung der Intranet-Version von Perinorm auf wöchentliche Aktualisierung

Optionale Umstellung der Intranet-Version von Perinorm auf wöchentliche Aktualisierung Optionale Umstellung der Intranet-Version von Perinorm auf wöchentliche Aktualisierung Perinorm Online wurde im Dezember 2013 auf eine wöchentliche Aktualisierung umgestellt. Ab April 2014 können auch

Mehr

EXPANDIT. ExpandIT Client Control Kurzanleitung. utilities. be prepared speed up go mobile. Stand 14.11.07

EXPANDIT. ExpandIT Client Control Kurzanleitung. utilities. be prepared speed up go mobile. Stand 14.11.07 ExpandIT Client Control Kurzanleitung Stand 14.11.07 Inhaltsverzeichnis ExpandIT Client Control 3 Installationshinweise 3 System-Voraussetzungen 3 Installation 3 Programm starten 6 Programm konfigurieren

Mehr

ActivityTools for MS CRM 2013

ActivityTools for MS CRM 2013 ActivityTools for MS CRM 2013 Version 6.10 April 2014 Benutzerhandbuch (Wie man ActivityTools für MS CRM 2013 benutzt) Der Inhalt dieses Dokuments kann ohne Vorankündigung geändert werden. "Microsoft"

Mehr

Tutorial. Tutorial. Windows XP Service Pack 3 verteilen. 2011 DeskCenter Solutions AG

Tutorial. Tutorial. Windows XP Service Pack 3 verteilen. 2011 DeskCenter Solutions AG Tutorial Windows XP Service Pack 3 verteilen 2011 DeskCenter Solutions AG Inhaltsverzeichnis 1. Einführung...3 2. Windows XP SP3 bereitstellen...3 3. Softwarepaket erstellen...3 3.1 Installation definieren...

Mehr

Anleitung Gen2VDR Installationsanleitung für REYCOM. Gen2VDR Installationsanleitung für REYCOM

Anleitung Gen2VDR Installationsanleitung für REYCOM. Gen2VDR Installationsanleitung für REYCOM 1 Gen2VDR Installationsanleitung für REYCOM 2 Anleitung Gen2VDR Installationsanleitung für REYCOM Inhaltsverzeichnis 1 Allgemein... 3 1.1 Systemvoraussetzungen... 3 2 Installation... 4 2.1 Download der

Mehr

Einrichtung des NVS Calender-Google-Sync-Servers. Installation des NVS Calender-Google-Sync Servers (Bei Neuinstallation)

Einrichtung des NVS Calender-Google-Sync-Servers. Installation des NVS Calender-Google-Sync Servers (Bei Neuinstallation) Einrichtung des NVS Calender-Google-Sync-Servers Folgende Aktionen werden in dieser Dokumentation beschrieben und sind zur Installation und Konfiguration des NVS Calender-Google-Sync-Servers notwendig.

Mehr

Unter Project New µvision Project kann ein neues Projekt angelegt werden.

Unter Project New µvision Project kann ein neues Projekt angelegt werden. KURZBESCHREIBUNG ZUM ERSTELLEN EINES PROJEKTES MIT µvision4 NEUES PROJEKT ANLEGEN Unter Project New µvision Project kann ein neues Projekt angelegt werden. Es öffnet sich ein Dialogfenster, in dem der

Mehr

KURZANLEITUNG CLOUD BLOCK STORAGE

KURZANLEITUNG CLOUD BLOCK STORAGE KURZANLEITUNG CLOUD BLOCK STORAGE Version 1.12 01.07.2014 SEITE _ 2 INHALTSVERZEICHNIS 1. Einleitung......Seite 03 2. Anlegen eines dauerhaften Block Storage...Seite 04 3. Hinzufügen von Block Storage

Mehr

Neuinstallation moveit@iss+ Einzelplatzversion

Neuinstallation moveit@iss+ Einzelplatzversion Neuinstallation moveit@iss+ Einzelplatzversion Hinweis: Gerne bietet Ihnen moveit Software die Durchführung einer lokalen Neuinstallation zu einem günstigen Pauschalpreis an. Die rasche und professionelle

Mehr

MGE Datenanbindung in GeoMedia

MGE Datenanbindung in GeoMedia TIPPS & TRICKS MGE Datenanbindung in GeoMedia 10. September 2002 / AHU INTERGRAPH (Schweiz) AG Neumattstrasse 24, CH 8953 Dietikon Tel: 043 322 46 46 Fax: 043 322 46 10 HOTLINE: Telefon: 043 322 46 00

Mehr

Magic Mail Monitor. (Ausgabe 05.02.2011 für V 2.94b18)

Magic Mail Monitor. (Ausgabe 05.02.2011 für V 2.94b18) Magic Mail Monitor (Ausgabe 05.02.2011 für V 2.94b18) Teil 1: Was bietet der Magic Mail Monitor Der Magic Mail Monitor ist ein hervorragendes Werkzeug zum Überprüfen von E-Mail Konten auf dem Mail-Server.

Mehr

SX3 PC Software rev. 0.99c

SX3 PC Software rev. 0.99c SX3 PC Software rev. 0.99c SX3 ist ein Programm zur Steuerung einer Selectrix Digitalzentrale unter Linux bzw. Windows. Mit SX3 haben Sie die Möglichkeit Selectrix -Loks zu fahren, Weichen zu Schalten

Mehr

Whitepaper 428-01 VCI - Virtual CAN Interface Einbindung in LabWindows/CVI

Whitepaper 428-01 VCI - Virtual CAN Interface Einbindung in LabWindows/CVI Whitepaper 428-01 VCI - Virtual CAN Interface Einbindung in LabWindows/CVI The expert for industrial and automotive communication IXXAT Hauptsitz Geschäftsbereich USA IXXAT Automation GmbH IXXAT Inc. Leibnizstr.

Mehr

Anleitung zu ISE ChipScope Pro

Anleitung zu ISE ChipScope Pro Anleitung zu ISE ChipScope Pro Das von Xilinx gelieferte Tool ChipScope Pro erlaubt die Implementierung eines Logic Analysator Kerns auf einem FPGA von Spartan III an aufwärts.. Chipscope Ablauf Bild :

Mehr

Einführung in Altera Quartus II 11.0

Einführung in Altera Quartus II 11.0 Einführung in Altera Quartus II 11.0 Version 0.1 Verteiler: Name (alphab.) Abteilung Ort Laszlo Arato EMS NTB, Buchs Dr. Urs Graf INF NTB, Buchs Dokumentenverwaltung Dokument-Historie Version Status Datum

Mehr

5.3.3.7 Übung - Überwachen und Verwalten von Systemressourcen in Windows XP

5.3.3.7 Übung - Überwachen und Verwalten von Systemressourcen in Windows XP 5.0 5.3.3.7 Übung - Überwachen und Verwalten von Systemressourcen in Windows XP Einführung Drucken Sie diese Übung aus und führen Sie sie durch. In dieser Übung verwenden Sie administrative Tools zur Überwachung

Mehr

Einstellige binäre Addierschaltung (Addierer)

Einstellige binäre Addierschaltung (Addierer) VHDL Addierer 1 Einstellige binäre Addierschaltung (Addierer) Schnittstelle: Ports mit Modus IN bzw. OUT Signale Funktionsnetz: Ports, Funktionsblöcke, Verbindungen Signale für Ports und Verbindungen VHDL

Mehr

VHDL Verhaltensmodellierung

VHDL Verhaltensmodellierung VHDL Verhaltensmodellierung Dr.-Ing. Volkmar Sieh Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2013 VHDL Verhaltensmodellierung 1/18 2013-01-11 Inhalt

Mehr

Anleitung für den Ausdruckservice unter Windows. (Die u.g. Schritte sind für pdf Dateien und Bilder nicht nötig.) Diese Anleitung und die Screenshots richten sich nach dem Betriebssystem Windows 2000.

Mehr

A-Plan 12.0. Zeiterfassung 2.0. Ausgabe 1.1. Copyright. Warenzeichenhinweise

A-Plan 12.0. Zeiterfassung 2.0. Ausgabe 1.1. Copyright. Warenzeichenhinweise A-Plan 12.0 Zeiterfassung 2.0 Ausgabe 1.1 Copyright Copyright 1996-2014 braintool software gmbh Kein Teil dieses Handbuches darf ohne ausdrückliche Genehmigung von braintool software gmbh auf mechanischem

Mehr

Codegenerierung für Mikrocontroller aus einem SimulinkModell (Schritt-für-Schritt-Anleitung)

Codegenerierung für Mikrocontroller aus einem SimulinkModell (Schritt-für-Schritt-Anleitung) Codegenerierung für Mikrocontroller aus einem SimulinkModell (Schritt-für-Schritt-Anleitung) Folgende Schritt-für-Schritt-Anleitung zeigt exemplarisch den Arbeitsablauf der CCodegenerierung für den Mikrocontroller

Mehr

Erweiterung für Premium Auszeichnung

Erweiterung für Premium Auszeichnung Anforderungen Beliebige Inhalte sollen im System als Premium Inhalt gekennzeichnet werden können Premium Inhalte sollen weiterhin für unberechtigte Benutzer sichtbar sein, allerdings nur ein bestimmter

Mehr

ActivityTools für MS CRM 2011

ActivityTools für MS CRM 2011 ActivityTools für MS CRM 2011 Version 5.0, August 2013 Benutzerhandbuch (Wie benutze ich ActivityTools für MS CRM 2011) Der Inhalt dieses Dokuments kann ohne Vorankündigung geändert werden. "Microsoft"

Mehr

Dateipfad bei Word einrichten

Dateipfad bei Word einrichten Dateipfad bei Word einrichten Word 2003 1. In der Menüleiste klicken Sie auf Ansicht, anschließend auf den Unterpunkt Kopf- und Fußzeile : 2. Wechseln Sie nun in die Fußzeile. 3. Im Autotext-Menü klicken

Mehr

TURNINGPOINT PRÄSENTATION ERSTELLEN

TURNINGPOINT PRÄSENTATION ERSTELLEN TURNINGPOINT PRÄSENTATION ERSTELLEN Wie starte ich? Um eine TurningPoint-Präsentation zu erstellen müssen Sie die TurningPoint mittels des Symbols auf Ihrem Desktop oder über das Startmenü starten. Dadurch

Mehr

Service & Support. Wie ist der User Mode Process Dumper für Diagnosezwecke bei WinCC und PCS7 einzurichten? User Mode Process Dumper.

Service & Support. Wie ist der User Mode Process Dumper für Diagnosezwecke bei WinCC und PCS7 einzurichten? User Mode Process Dumper. Deckblatt Wie ist der User Mode Process Dumper für Diagnosezwecke bei WinCC und PCS7 einzurichten? User Mode Process Dumper FAQ April 2011 Service & Support Answers for industry. Fragestellung Dieser Beitrag

Mehr

ANLEITUNG ZUR EINRICHTUNG VON FTP UNTER OS X 10.8 (MOUNTAIN LION)

ANLEITUNG ZUR EINRICHTUNG VON FTP UNTER OS X 10.8 (MOUNTAIN LION) ANLEITUNG ZUR EINRICHTUNG VON FTP UNTER OS X 10.8 (MOUNTAIN LION) Die Einrichtung gilt für alle Wireless Transmitter und entsprechende Kameras. Die Installation umfasst folgende Schritte: - Netzwerkeinstellungen

Mehr

5.3.3.6 Übung - Überwachen und Verwalten von Systemressourcen in Windows Vista

5.3.3.6 Übung - Überwachen und Verwalten von Systemressourcen in Windows Vista 5.0 5.3.3.6 Übung - Überwachen und Verwalten von Systemressourcen in Windows Vista Einführung Drucken Sie diese Übung aus und führen Sie sie durch. In dieser Übung verwenden Sie administrative Tools zur

Mehr

Outlook Web App 2010. Kurzanleitung. interner OWA-Zugang

Outlook Web App 2010. Kurzanleitung. interner OWA-Zugang interner OWA-Zugang Neu-Isenburg,08.06.2012 Seite 2 von 15 Inhalt 1 Einleitung 3 2 Anmelden bei Outlook Web App 2010 3 3 Benutzeroberfläche 4 3.1 Hilfreiche Tipps 4 4 OWA-Funktionen 6 4.1 neue E-Mail 6

Mehr

VMware Installation der bestmeetingroom TRIALVersion. PreVersion built 1.01 Stand: 21.11.2006

VMware Installation der bestmeetingroom TRIALVersion. PreVersion built 1.01 Stand: 21.11.2006 VMware Installation der bestmeetingroom TRIALVersion PreVersion built 1.01 Stand: 21.11.2006 bestmeetingroom VMware Install Seite 2 Voraussetzungen: Bitte beachten Sie, dass Sie für die Installation des

Mehr

Bedienung von BlueJ. Klassenanzeige

Bedienung von BlueJ. Klassenanzeige Im Folgenden werden wichtige Funktionen für den Einsatz von BlueJ im Unterricht beschrieben. Hierbei wird auf den Umgang mit Projekten, Klassen und Objekten eingegangen. Abgeschlossen wird dieses Dokument

Mehr

Erste Schritte mit Eclipse

Erste Schritte mit Eclipse Erste Schritte mit Eclipse März 2008, KLK 1) Java Development Kit (JDK) und Eclipse installieren In den PC-Pools der HAW sind der JDK und Eclipse schon installiert und können mit dem Application Launcher

Mehr

ARDUINO Übung. Inhalt:

ARDUINO Übung. Inhalt: ARDUINO Übung Diese Übung ermöglicht einen kurzen Einblick in die Welt der Mikrokontrollerprogrammierung. Es sollen im Folgenden die Anleitungen befolgt werden und die entsprechenden elektrotechnischen

Mehr

Kurzanleitung CodeBlocks zur C-Programmierung. In dieser Kurzanleitung wird anhand zweier Beispiele beschrieben, wie C-Programme mit der

Kurzanleitung CodeBlocks zur C-Programmierung. In dieser Kurzanleitung wird anhand zweier Beispiele beschrieben, wie C-Programme mit der Fakultät für Ingenieurwissenschaften und Informatik Labor für Digital- und Mikroprozessortechnik, Juli 2015 Kurzanleitung CodeBlocks zur C-Programmierung In dieser Kurzanleitung wird anhand zweier Beispiele

Mehr

Webservicetest mit soapui

Webservicetest mit soapui Mentana Claimsoft GmbH NL Berlin/Brandenburg Seite 1 Webservicetest mit soapui Version 1.2 Mentana Claimsoft GmbH NL Berlin/Brandenburg Seite 2 Inhaltsverzeichnis 1 Übersicht... 3 1.1 Dokumentenverlauf...

Mehr

Software im Netz. Musterlösung für schulische Netzwerke

Software im Netz. Musterlösung für schulische Netzwerke Software im Netz Musterlösung für schulische Netzwerke Encarta 2005 / Installationsanleitung 28.06.2006 Impressum Herausgeber Landesmedienzentrum Baden-Württemberg (LMZ) Projekt Support-Netz Rosensteinstraße

Mehr

Hello World in Java. Der Weg zum ersten Java-Programm

Hello World in Java. Der Weg zum ersten Java-Programm Vorwort Hello World in Java Der Weg zum ersten Java-Programm Diese Anleitung wurde unter Windows XP verfasst. Grundsätzlich sollte sie auch unter späteren Windows Versionen wie Windows Vista oder Windows

Mehr

Neuinstallation moveit@iss+ Zentrale Netzwerkversion

Neuinstallation moveit@iss+ Zentrale Netzwerkversion Neuinstallation moveit@iss+ Zentrale Netzwerkversion Hinweis: Gerne bietet Ihnen moveit Software die Durchführung einer zentralen Netzwerkinstallation zu einem günstigen Pauschalpreis an. Die rasche und

Mehr

UC4 Rapid Automation Handbuch für den Hyper-V Agent

UC4 Rapid Automation Handbuch für den Hyper-V Agent UC4 Rapid Automation Handbuch für den Hyper-V Agent UC4 Software, Inc. UC4: Rapid Automation Handbuch für den Hyper-V Agent Von Jack Ireton Dokumentennummer: RAHV-062011-de *** Copyright UC4 und das UC4-Logo

Mehr

1 Lizenzkey 2 1.1. Wo finde ich den Lizenzkey? 2 1.2. Lizenzkey hochladen 2. 2. Nameserver einrichten 4. 3. Domains einrichten 7

1 Lizenzkey 2 1.1. Wo finde ich den Lizenzkey? 2 1.2. Lizenzkey hochladen 2. 2. Nameserver einrichten 4. 3. Domains einrichten 7 Inhalt: Seite 1 Lizenzkey 2 1.1. Wo finde ich den Lizenzkey? 2 1.2. Lizenzkey hochladen 2 2. Nameserver einrichten 4 3. Domains einrichten 7 Seite 1 1. Lizenzkey 1.1. Wo finde ich den Lizenzkey? Wichtig

Mehr

Securepoint Security Systems

Securepoint Security Systems HowTo: Virtuelle Maschine in VMware für eine Securepoint Firewall einrichten Securepoint Security Systems Version 2007nx Release 3 Inhalt 1 VMware Server Console installieren... 4 2 VMware Server Console

Mehr

bnsyncservice Installation und Konfiguration bnnetserverdienst Voraussetzungen: KWP Informationssysteme GmbH Technische Dokumentation

bnsyncservice Installation und Konfiguration bnnetserverdienst Voraussetzungen: KWP Informationssysteme GmbH Technische Dokumentation bnsyncservice Voraussetzungen: Tobit DAVID Version 12, DVWIN32: 12.00a.4147, DVAPI: 12.00a.0363 Exchange Server (Microsoft Online Services) Grundsätzlich wird von Seiten KWP ausschließlich die CLOUD-Lösung

Mehr

Dream NFI-Flash Anleitung für die Verwendung des USB Recovery Sticks

Dream NFI-Flash Anleitung für die Verwendung des USB Recovery Sticks -1- Dream NFI-Flash Anleitung für die Verwendung des USB Recovery Sticks -2- Wozu dient der USB Recovery Stick? Mit dem USB Recovery Stick können Sie die Software (Firmware) Ihrer Dreambox aktualisieren.

Mehr

Institut für Informatik. Deutsche Kurzanleitung Lattice ISPLever v5.0 zum Elektronik Grundlagenpraktikum. 5. Praktikumskomplex

Institut für Informatik. Deutsche Kurzanleitung Lattice ISPLever v5.0 zum Elektronik Grundlagenpraktikum. 5. Praktikumskomplex UNIVERSITÄT LEIPZIG Institut für Informatik Studentenmitteilung 4. Semester - SS 2006 Abt. Technische Informatik Gerätebeauftragter Dr. rer.nat. Hans-Joachim Lieske Tel.: [49]-0341-97 32213 Zimmer: HG

Mehr

N. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, 01.12.2008. VHDL Formelsammlung

N. Schmiedel, J. Brass, M. Schubert VHDL Formelsammlung FH Regensburg, 01.12.2008. VHDL Formelsammlung VHDL Formelsammlung INHALTSVERZEICHNIS: 1 DATENOBJEKTE 2 1.1 SIGNAL: 2 1.2 VARIABLE: 2 1.3 CONSTANT 2 2 DATENTYPEN 2 2.1 selbstdefinierte Aufzähltypen (Deklaration) 3 2.2 Physikalische Datentypen 3 2.3

Mehr

Installation KVV Webservices

Installation KVV Webservices Installation KVV Webservices Voraussetzung: KVV SQL-Version ist installiert und konfiguriert. Eine Beschreibung dazu finden Sie unter http://www.assekura.info/kvv-sql-installation.pdf Seite 1 von 20 Inhaltsverzeichnis

Mehr

Installation / Aktualisierung von Druckertreibern unter Windows 7

Installation / Aktualisierung von Druckertreibern unter Windows 7 Rechenzentrum Installation / Aktualisierung von Druckertreibern unter Windows 7 Es gibt drei verschiedene Wege, um HP-Druckertreiber unter Windows7 zu installieren: (Seite) 1. Automatische Installation...

Mehr

2. Festlegen der Sicherungsart Seite 6 Sicherung 1:1, Überschreiben Sicherung 1:1, Neuer Ordner Sicherung komprimiert mit WinZip

2. Festlegen der Sicherungsart Seite 6 Sicherung 1:1, Überschreiben Sicherung 1:1, Neuer Ordner Sicherung komprimiert mit WinZip dsbüro: pcbackup Achtung: Dieses Programm versteht sich nicht als hochprofessionelles Datenbackup-System, aber es sichert in einfachster Weise per Mausklick Ihre Daten. Installation erfolgt durch Setup.

Mehr

UI-Testing mit Microsoft Test Manager (MTM) Philip Gossweiler / 2013-04-18

UI-Testing mit Microsoft Test Manager (MTM) Philip Gossweiler / 2013-04-18 UI-Testing mit Microsoft Test Manager (MTM) Philip Gossweiler / 2013-04-18 Software Testing Automatisiert Manuell 100% 70% 1 Überwiegender Teil der Testing Tools fokusiert auf automatisiertes Testen Microsoft

Mehr

Installationsanleitung Expertatis

Installationsanleitung Expertatis Installationsanleitung Expertatis 1. Komplettinstallation auf einem Arbeitsplatz-Rechner Downloaden Sie die Komplettinstallation - Expertatis_Komplett-Setup_x32.exe für ein Windows 32 bit-betriebssystem

Mehr

PC-Kaufmann Supportinformation - Proxy Konfiguration für Elster

PC-Kaufmann Supportinformation - Proxy Konfiguration für Elster Seite 1 von 12 Dieses Dokument dient für Sie als Hilfe für die Konfiguration verschiedener Proxy-Server, wenn Sie Ihre Daten per Elster an das Finanzamt über einen Proxy-Server senden möchten. 1. Was ist

Mehr

Diese Anleitung bezieht sich auf FixFoto, V 3.40. In älteren oder neueren Versionen könnte die Arbeitsweise anders sein.

Diese Anleitung bezieht sich auf FixFoto, V 3.40. In älteren oder neueren Versionen könnte die Arbeitsweise anders sein. Pfade einstellen Stand: Dezember 2012 Diese Anleitung bezieht sich auf FixFoto, V 3.40. In älteren oder neueren Versionen könnte die Arbeitsweise anders sein. Diese Anleitung soll zeigen, wie man Pfad-Favoriten

Mehr

Anleitung zum Erstellen einer Library (Altium)

Anleitung zum Erstellen einer Library (Altium) Anleitung zum Erstellen einer Library (Altium) 1, Neue Library erstellen: File -> New -> Library -> Schematic Library Danach öffnet sich eine Zeichenfläche und am Rand eine Library Leiste. 1,1 Umbenennen

Mehr

Excel Pivot-Tabellen 2010 effektiv

Excel Pivot-Tabellen 2010 effektiv 7.2 Berechnete Felder Falls in der Datenquelle die Zahlen nicht in der Form vorliegen wie Sie diese benötigen, können Sie die gewünschten Ergebnisse mit Formeln berechnen. Dazu erzeugen Sie ein berechnetes

Mehr

pcvisit 4 Remote Quick Steps SetUp:

pcvisit 4 Remote Quick Steps SetUp: pcvisit 4 Remote Quick Steps für -Rechner mit Betriebssystem ab Windows 2000 SetUp: Nach Installation und vor Eingabe des Lizenzschlüssels wird folgender Status angezeigt. Icon in der Taskleiste: Datei

Mehr

AixVerein 2.0 - Anleitung zur Einrichtung des

AixVerein 2.0 - Anleitung zur Einrichtung des Seite 1/6 AixVerein 2.0 - Anleitung zur Einrichtung des Datenbank-Servers und der Dokumentenablage Bei der vorliegenden Anwendung handelt es sich um eine Client-Server-Anwendung, d.h. die Software wird

Mehr

System-Update Addendum

System-Update Addendum System-Update Addendum System-Update ist ein Druckserverdienst, der die Systemsoftware auf dem Druckserver mit den neuesten Sicherheitsupdates von Microsoft aktuell hält. Er wird auf dem Druckserver im

Mehr

Übersicht. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 1 -

Übersicht. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 6 Synthese - 1 - Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele

Mehr

Kurzanleitung zur Benutzung der Entwicklungsumgebung Code::Blocks für die Übung aus Programmieren 1 und 2

Kurzanleitung zur Benutzung der Entwicklungsumgebung Code::Blocks für die Übung aus Programmieren 1 und 2 Kurzanleitung zur Benutzung der Entwicklungsumgebung Code::Blocks für die Übung aus Programmieren 1 und 2 Institut für Mikroelektronik, TU Wien 8. Oktober 2009 Dieses Dokument ist für den schnellen Einstieg

Mehr

Handbuch AP Backoffice

Handbuch AP Backoffice Handbuch AP Backoffice Verfasser: AP marketing Tony Steinmann Bahnhofstrasse 13 6130 Willisau Alle Rechte vorbehalten. Willisau, 24. August 2005 Handbuch unter www.ap-backoffice.ch/handbuch_ap-backoffice.pdf

Mehr