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1 Praktikum VHDL Dekrementer: VHDL Beschreibung sequentieller Schaltungen von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

2 1 1. Einleitung und Überblick 1 Einleitung und Überblick Dieser Versuch gliedert sich in 4 Praktikumstermine. Sie sollen hier folgendes lernen: Praktikums-Termin 1: Abschnitt 1 bis 3 - VHDL-Kenntnisse: Beschreibung sequentieller Prozesse, Verwendung von arithmetischen Operatoren, Generische Definition von Schaltungsblöcken (über generics). - Schaltungstechnik: Synchronisierung von asynchronen Eingangssignalen Praktikums-Termin 2 und 3: Abschnitt 4 - Simulation von VHDL-Beschreibungen: Funktionale Simulation Timing Simulation Praktikums-Termin 4: Abschnitt 5 - Timing-Analyse und timing driven Synthese des Designs. 1.1 Versuchsvorbereitung Voraussetzung für diesen Versuch sind folgende Kenntnisse, die ggf. in den angegebenen Skripten nachgeschlagen werden sollen: Funktionalität und Beschreibung von Flipflops in VHDL: Informationen in den Folien zur VHDL-Vorlesung (Suchbegriff: Speichernde Gatter), Setup- und Holdzeiten: Informationen in den Folien zur Digitaltechnik-Vorlesung (Suchbegriff: Holdzeiten), Synchronisierung von asynchronen Eingangssignalen (Suchbegriff: Synchronizer). Außerdem sollen die Entities der zu implementierende Schaltung beschrieben werden (als VHDL-Beschreibung) sowie die Funktionalität als Kommentar hinzugefügt werden. Die Partitionierung der Schaltung folgt im nächsten Kapitel. Die Architectures werden dann im Praktikum hinzugefügt. 2 Die in VHDL zu beschreibende Schaltung Es soll ein n-bit breiter Dekrementer (also ein Zähler, der den aktuellen Zählerstand pro Takt um 1 reduzieren kann) realisiert werden. Die Schaltung soll wie folgt funktionieren: Interfaces: - start_num_i: 8-Bit breiter Eingangsvektor, der die höchstwertigsten Bits des Dekrementers definiert (Verwendung Schalter sw(n-1 downto 0)), - start_i: Taster, der den Neustart des Dekrementers auslöst (Verwendung key(0)) - res_i: Taster, der einen asynchronen Reset auslöst (low-active) (Verwendung key(1)) - clk_i: auf dem DE2-Board generierter 27-MHz-Takt (Bezeichnung im Pin-Map-File: CLOCK_27) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

3 2. Die in VHDL zu beschreibende Schaltung 2 - empty_o: wenn der Dekrementer den Wert 0 erreicht soll dieses Signal auf 1 schalten und eine LED zum leuchten bringen (ledr0) Verhalten: - Der Reset-Eingang (res_i) soll asynchron einen Reset auslösen, aber synchron wieder deaktiviert werden (auf 1 gehen) - das erzeugte Signal soll im folgenden res_sync genannt werden - Alle weiteren Eingänge werden durch einen Synchronizer synchronisiert (2 in Serie geschaltete Flipflops): - start_sync: Synchronisierung des Eingangs start_i; bei res_sync=0 soll start_sync asynchron gesetzt werden - start_num_sync: Synchronisierung des Eingangs start_num_i (8 Bit breites Array); der Synchronisierer soll hier nicht asynchron zurück gesetzt werden - Der aktuelle Zählerstand des n-bit-dekrementers wird in einem n-bit-flipflop gespeichert. start_sync_1d start_sync_o~reg0 start_i res_sync_1d res_sync_reg PRE D Q PRE D Q start_sync_o clk_i 1 PRE D Q PRE D Q ENA CLR ENA CLR ENA CLR ENA CLR res_sync_o res_i start_num_i[7..0] start_num_sync_1d[7..0] D PRE Q start_num_sync_o[7..0]~reg0 PRE D Q start_num_sync_o[7..0 ENA ENA CLR CLR Abbildung 1: schematische Darstellung der Synchronisierungsschaltungen - Der nächste Zählerstand ist wie folgt definiert: - wenn start_i 1 ist, so wird der Dekrementer neu gestartet und die obersten 8 Bits des über die Schalter eingestellten Startwerts übernommen, - wenn start_i 0 ist und der aktuelle Zähler >0 ist, so wird der Zähler um eins dekrementiert, - in allen anderen Fällen ändert sich der Zählerwert nicht. - Der Ausgang empty_o ist dann 1 wenn der aktuelle Zählerstand =0 ist, sonst 0. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

4 3 2. Die in VHDL zu beschreibende Schaltung Für die Datenbreite ist der generische Parameter counter_width_g in der Entity des Dekrementers zu spezifizieren. Diese Datenbreite ist zunächst nur der Default-Wert. Abbildung 2: Definition von generischen Parametern in der Entity Dieser Wert kann bei der Instanziierung überschrieben werden. Abbildung 3: Überschreibung des generischen Parameters bei der Instanziierung (hier mit 32 - hätte aber auch ein anderer Wert wie z.b. 24 sein können) Anstelle von Zahlenwerten bei der Definition von Array-Bereichen soll dieser Generic ver- V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

5 2. Die in VHDL zu beschreibende Schaltung 4 wendet werden. Abbildung 4: Verwendung des generischen Parameter in der Architecture Implementierung: - Die Schaltung soll wie folgt partitioniert werden (vergleiche Abb. 5): decrementer_top: strukturelle VHDL-Beschreibung der Verbindung folgender Blöcke: - input_sync: Synchronisierung der asynchronen Eingänge (siehe Verhaltensbeschreibung). - decrementer_core: Realisierung des Zählers, der das oben beschriebene Verhalten realisiert. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

6 5 3. Versuchsaufgaben VHDL Design: sw(7 downto 0) key(0) key(1) key(1 downto 0) start_num_i(7 downto 0) empty_o start_i res_i clk_i decrementer_top (struc) ledr0 ledg0 clock_27 decrementer (struc) - Datei decrementer.vhd (vorgegeben) input_sync (rtl) decrementer_core (rtl) decrementer_top (struc) Abbildung 5: Darstellung der Design-Hierarchieebenen 3 Versuchsaufgaben VHDL Design: 1) VHDL-Beschreibung erstellen 2) Betrachtung des Designs im RTL-Viewer (siehe Abbildung 6)! 3) Schaltung auf dem FPGA downloaden und erproben 3.1 Aufgaben für die Versuchsausarbeitung Der wesentliche Teil der Ausarbeitung ist der kommentierte Quellcode. Durch VHDL-Kommentare sind die jeweiligen VHDL-Zeilen ausführlich zu dokumentieren. Außerdem sind folgende Fragen zu beantworten: 1) Wie beschreibt man das sequentielle Verhalten von Schaltungsteilen in VHDL? Stichworte: process, Senitivity-List, if res_i=0... elsif clk event and clk= 1 2) Welche Vorteile bieten generische Parameter in VHDL? Stichworte: Default-Wert, Überschreibung des Defaultwerts... V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

7 3. Versuchsaufgaben VHDL Design: 6 Abbildung 6: Betrachtung des VHDL Designs im RTL Viewer 3) Wie instanziiert man eine VHDL-Komponente in VHDL? Stichworte: Component-Declaration, Instanziierung, Signalmapping auf die Ports 4) Was ist die Gefahr wenn man nicht synchronisierte Eingangssignale als Eingangssignale für synchrone Schaltungen verwendet? Stichworte: Setup-/Holdzeit, Begriff Timing-Pfad (path delay), ungültige Zustände bei Timing-Verletzungen 5) Wodrin besteht der Unterschied der verwendeten Synchronisierer für start_num_i und start_i? Stichwort: Reset Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

8 7 3. Versuchsaufgaben VHDL Design: 6) Was für eine Hardware ergibt sich aus folgendem VHDL-Code für start_num_sync_1d und start_num_sync_o (Typ jeweils std_ulogic_vector(7 downto 0)) und warum wollen wir diese Hardware so nicht realisieren? Tip: Verhalten während res_sync_reg= 0 von start_num_sync_1d Ein Blockschaltbild erleichtert die Erklärung! Abbildung 7: Wie sieht das Syntheseergebnis für start_num_sync_1d und start_num_sync_o aus? 7) Wie kann man den Synchronisierer für das Reset-Signal realisieren (Erklärung Abbildung 1)? 8) Warum ist es wichtig das Deaktivieren (low aktives Signale von 0->1) des Resets synchron an die Schaltung weiter zu geben und warum ist dies irrelevant für das Aktivieren des Resets (low aktives Signale von 1->0)? 9) Warum sind die mehrfachen Typkonvertierungen bei der Dekrementierung des Zählerwertes notwendig? V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

9 Praktikum VHDL Dekrementer: Debugging der VHDL Beschreibung - funktionale Simulation von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

10 9 4. Debugging des VHDL Source Codes 4 Debugging des VHDL Source Codes Sollte die Schaltung sich nicht auf Anhieb richtig verhalten, so sollte man zunächst folgende Schritte durchführen: 1) Betrachtung des Designs im RTL-Viewer (siehe Aufgaben VHDL Design), 2) Überprüfung der Synthesemeldungen (Warnings). Der nächste Schritt ist dann die Schaltungssimulation. In der Simulation sind neben den nach außen sichtbaren Entity-Signalen auch interne Signale verfügbar. Die Simulation der Schaltung wird vom Designer immer ausgeführt, um die gewünschte Funktionalität - zumindest grob - zu verifizieren. Die detaillierte Verifikation erfordert die umfassende Berücksichtigung aller möglichen Schaltungszustände und Eingangsmuster. Für die detaillierte Verifikation werden typischerweise weitere Werkzeuge der formalen Verifikation und effizienten Verifikationsmustergenerierung verwendet. Es kann eine funktionale Simulation der VHDL-Beschreibung oder eine Timingsimulation des Synthese-Ergebnisses durchgeführt werden. Für die funktionale Verifikation ist die funktionale Simulation ausreichend und soll hier zunächst verwendet werden. Die funktionale Simulation bietet folgende Vorteile: Zugreifbarkeit aller interner Signale, die durch die Synthese oftmals optimiert werden, keine Synthese erforderlich und höhere Performance des Simulators (bei größeren Schaltungen von Bedeutung). In der Quartus II Oberfläche ist ein Simulator eingebunden, der jedoch nicht alle für das Debugging von Schaltungen notwendigen Funktionalitäten unterstützt. Altera bietet hier auch den Simulator Modelsim vom MentorGraphics kostenlos an. Die Einschränkungen dieser Simulatorversion können der Dokumentation entnommen werden. Hinweis: Der Simulator kann auf herunter geladen werden. Nach der Installation muss das Lizenzfile hier eingebunden werden. Am einfachsten ist das Lizenzfile über lmtools.exe einstellbar (Verzeichnis modelsim_ae\win32aloem). 4.1 Überblick zu den Aufgaben In den folgenden Abschnitten finden Sie die Aufgabenstellung kombiniert mit der schrittweise Anleitung zur Bedienung der Werkzeuge. Die für die Ausarbeitung relevanten Aufgaben sind am Ende jedes Abschnitts kurz zusammen gefasst. Die Versuchsdurchführung gliedert sich in folgende Abschnitte: 4.2 VHDL-Testbench, 4.3 Funktionale Simulation, 4.4 Aufgaben zum Thema funktionale Simulation der Schaltung. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

11 4. Debugging des VHDL Source Codes VHDL-Testbench Neben der VHDL-Beschreibung der Schaltung ist für die Simulation eine VHDL-Testbench erforderlich. 1) Erstellung einer VHDL-Testbench: Im File decrementer_tb.vhd sind einige Hinweise für die Testbench vorhanden. Wie bei jeder VHDL-Beschreibung ist hier eine Entity und eine Architecture erforderlich. Da diese Testbench nicht synthetisiert werden muss, darf hier der volle VHDL-Sprachumfang verwendet werden. 1.1) Die Entity decrementer_tb: Diese Entity ist leer, da sie keine Ports beinhaltet (die Eingangssignale der eigentlichen Schaltung werden in der Testbench-Architecture erzeugt). 1.2) Die Architecture tb: Hier werden die Eingangssignale der Schaltung stimuliert und ggf. die korrekten Antworten der Schaltung kontrolliert. Außerdem wird hier die zu simulierende Schaltung instanziiert. Im einzelnen müssen Sie hier die folgenden Schritte ausführen: 1.2.a) Instanziierung der Schaltung decrementer (Component declaration und Component instantiation) und Definition der entsprechenden Signale: Dies läßt sich am besten mit dem EMACS-Editor über die VHDL-Port-Menüs bewerkstelligen. 1.2.b) Beschreibung des clock_27 Signals: Ergänzen Sie hierfür einen Prozess ohne sensitivity-list. Die Halbperiode des Takts ergibt sich aus 50% der Periodendauer des 27 MHz Takts (1/2 * 1/27E06). Durch Verwendung des wait-statements können Sie die erforderlichen Wartezeiten zwischen 2 Signalzuweisungen definieren. Der Prozess wird automatisch wieder neu gestartet sobald sämtliche Kommandos des Prozesses abgearbeitet sind. 1.2.c) Beschreibung der restlichen Eingangssignale: Die restlichen Eingangssignale können in einem oder mehreren Prozessen definiert werden. Da sämtliche Eingangssignale hier in einem kausalen Zusammenhang stimuliert werden sollen, sollten die Signale auch in einem Prozess beschrieben werden. Zwischen den jeweiligen Signalzuweisungen werden entsprechende wait- Statements eingefügt, um entweder die Anzahl der Clocks zu zählen oder fixe Wartezeiten einzufügen. Damit der Prozess nach Abarbeitung aller Signale nicht automatisch wieder neu angestartet wird, sollte ein Wait-Statement ohne Argument am Ende des Prozesses eingefügt werden. Vektor key: key(0): Dies ist das invertierte Startsignal zum synchronen Neustart des Dekrem. key(1): Dies ist das asynchrone Reset-Signal (Low-Aktiv) Auch dieser Vektor sollte in einem Prozess generiert werden. Generieren Sie hier einen Reset von beliebiger Länge (selbst 1 ns ist ausreichend). Das invertierte Start-Signal sollte zunächst auf 1 gesetzt werden und später wie gewünscht stimuliert werden. Hierfür kann ggf. auch ein Ausgangssignal der Schaltung verwendet werden (ledg oder ledr). Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

12 11 4. Debugging des VHDL Source Codes Vektor sw: Hierüber wird der Initialwert des Counters beim Start eingestellt. Hier bietet sich als Startwert an. 1.3) Für die Überprüfung der Simulationsergebnisse gibt es 2 Möglichkeiten: a. manuelle Überprüfung der Signalverläufe im Waveform-Fenster des Simulationswerkzeugs, b. Vergleich der simulierten Schaltungsantworten gegen die erwarteten Antworten durch sogenannte VHDL-Assertions. Im Rahmen des Praktikums sollen Sie beide Methoden kennen lernen. Bei der Erstellung der Testbench sollten die Assertions sofort mit beschrieben werden: 1.3.a) Innerhalb eines Prozesses (hier z.b. in dem Prozess in dem der key-vektor generiert wird) können Sie über folgende VHDL-Konstrukte die Anzahl von Clock-Zyklen zählen (2**9 -> 2 9 ): Abbildung 8: For-Loop in einer Testbench zum Zählen von 2 9 Clock-Zyklen 1.3.b) Über VHDL-Assertions können Sie überprüfen, ob Signale den erwarteten Wert zum entsprechenden Zeitpunkt haben. Die genaue Syntax liefert Ihnen der emacs-editor wenn Sie das Key-Wort assert eingeben. 1.3.c) Ergänzen Sie die Überprüfung, dass die rote LED nicht zu früh leuchtet und die grüne LED nicht zu früh erlischt! 1.3.d) Ergänzen Sie die Überprüfung, dass die rote LED genau im erwarteten Takt leuchtet und die grüne LED erlischt! In die Ausarbeitung ist die kommentierte VHDL-Testbench mit einzubinden. Bitte beachten Sie, dass Sie in den folgenden Abschnitten sicherlich noch Ihre Testbench verfeinern werden. Die Assertions sind entsprechend hervorzuheben! 4.3 Funktionale Simulation 2) Funktionale Simulation der VHDL-Beschreibung mit der Testbench: Der Modelsim-Simulator soll im ersten Schritt gestartet werden (z.b. über den Desktop). 2.1) Erstellen eines Projekts: siehe Abbildung 9 2.2) Die VHDL-Files decrementer.vhd, decrementer_tb.vhd und decrementer_top.vhd dem Projekt hinzufügen über Add Existing File (siehe Abbildung 10): 2.3) Compile der VHDL-Sourcen (siehe Abbildung 11) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

13 4. Debugging des VHDL Source Codes 12 Abbildung 9: Erstellen eines neuen Projekts im Simulator Abbildung 10: VHDL-Files dem Projekt hinzufügen - Add Existing File Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

14 13 4. Debugging des VHDL Source Codes Abbildung 11: Compile der VHDL-Sourcen 2.4) Start der Simulation (siehe Abbildung 12) Abbildung 12: Start der Simulation 2.5) Auswahl der zu simulierenden Testbench aus der Library Work - siehe Abbildung ) Angabe der aufzuzeichnenden Signale: 2.6.a) In kleinen Designs können alle Signale aufgezeichnet werden: im vsim-fenster folgendes eingeben: log -r /* Nach Abschluss der Simulation stehen dann alle Signale zur Darstellung im Waveform-Fenster zur Verfügung. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

15 4. Debugging des VHDL Source Codes 14 Abbildung 13: Auswahl der zu simulierenden Testbench 2.6.b) Über das Menü View->Debug Windows folgende Debug-Fenster darstellen (Abbildung 14): - Objects (Signale, Variablen... - meistens schon geöffnet), - Wave (Signaldiagramm - hier können alle Objekte dargestellt werden). Abbildung 14: Auswahl der Debugging-Fenster Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

16 15 4. Debugging des VHDL Source Codes 2.6.c) Über das Objektfenster können die interessanten Signale direkt in das Waveform- Fenster verschoben werden.(siehe Abbildung 15) Abbildung 15: Auswahl der zu simulierenden Signale per Drag&Drop 2.7) Die eigentliche Simulation wird über folgendes Kommando im vsim-fenster gestartet: run <time> <time> steht für eine Simulationszeit - z.b. 500 ns 2.8) Soll die Simulation neu gestartet werden - um z.b. neu kompilierten VHDL-Code zu simulieren, so kann dies über restart -f getan werden. 2.9) Die Anordnung der Signale im Waveform-Fenster kann über File-Save / File-Load gespeichert bzw. geladen werden. 2.10) Debugging über Breakpoints: 2.10.a) Durch Doppelklick auf die Design-Unit im Workspace-Fenster wird der VHDL- Code eingeblendet b) In diesem VHDL-Code kann man über die rechte Maustaste auf eine Zeile einen Breakpoint setzen c) Durch Auswahl eines Signals im Objekt-Fenster kann man über die rechte Maustaste einen Breakpoint auf das Signal definieren V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

17 4. Debugging des VHDL Source Codes 16 Abbildung 16: Abspeichern von darzustellenden Signalen - können später über Load wieder dargestellt werden 2.10.d) Über das Menü kann man alle Breakpoints darstellen und bearbeiten (siehe Abbildung 17) Abbildung 17: Übersicht Breakpoints Zu diesem Abschnitt müssen keine Punkte in der Ausarbeitung beschrieben werden - es handelt sich primär um eine Anleitung, damit Sie die Aufgaben in den folgenden Abschnitten bearbeiten können. 4.4 Aufgaben zum Thema funktionale Simulation der Schaltung Die folgenden Aufgaben sind durch entsprechende Waveform-Ausdrucke zu dokumentieren. 3) Überprüfen Sie zunächst das gewünschte Verhalten nach dem Reset: 3.a) Geht der synchronisierte Reset wie gewünscht um 1-2 Takte verzögert auf 1? Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

18 17 4. Debugging des VHDL Source Codes 3.b) Ist das synchronisierte Start-Signal noch mindestens 2 Takte danach auf 1? 3.c) Wird die Schalterstellung nach dem Reset übernommen? 3.d) Setzen Sie start_sync_o und das Ausgangssignal des vorgeschalteten Flipflops während des Resets auf 0 (Änderung VHDL-Code) und beobachten Sie das geänderte Verhalten! 3.e) Erklären Sie diese Charakteristiken anhand des VHDL Codes! 4) Überprüfen Sie das gewünschte Verhalten des Dekrementers (Erweiterung der Testbench): 4.a) Betätigung des Start-Signals während des Zählvorgangs 4.b) Anhalten des Zählers wenn der Zähler 0 erreicht: Tips: ggf. die counter_width_g reduzieren (z.b. auf 9 Bits) und die Simulationsendzeit anpassen 4.c) Neustart des Zählvorgangs nach Anhalten des Zählers 5) Weitere VHDL-Charakteristiken beobachten: 5.1) Abarbeitung von Signal- und Variablen-Zuweisungen in einem Prozess: 5.1.a) Überprüfen Sie den Einfluss der Reihenfolge der Zuweisung der Signale in einem beliebigen Synchronisierungsprozess (keine Waveforms für die Ausarbeitung erforderlich - verbale Begründung ausreichend) 5.1.b) Ersetzen Sie das Zwischensignal bzw. die Zwischensignale durch Variablen! Verwenden Sie jeweils unterschiedliche Zuweisungsreihenfolgen! (2 Waveforms für die Ausarbeitung einfügen und begründen) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

19 4. Debugging des VHDL Source Codes ) Diskutieren Sie die Änderung des Simulationsergebnisses wenn die Synchronisierung so wie in Abbildung 18 dargestellt realisiert wird (für die Ausarbeitung sind hier keine Waveforms erforderlich). Abbildung 18: Änderungen im VHDL-Code bezüglich Aufgabe ) Ändern Sie die VHDL-Implementierung wie oben dargestellt ab ) Simulieren Sie bis res_sync_reg auf 1 geht! Setzen Sie dann je einen Breakpoint auf die Zeilen der Signalzuweisung von start_sync_1d, clk_n und start_sync_o! 5.2.3) Setzen Sie die Simulation fort und überprüfen Sie, ob die Signale sich wie erwartet ändern! Betrachten Sie dafür die Delta-Zyklen im Simulationsfenster und den Wert der entsprechenden Signale! 5.3) Ändern Sie die Assertions der Testbench so, dass Sie nicht dem Verhalten der Hardware entsprechen ) Wie reagiert der Simulator darauf? 5.3.2) Inwiefern können Sie das Verhalten des Simulators über die Runtime-Options beeinflussen (siehe Abbildung 19)? Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

20 19 4. Debugging des VHDL Source Codes Abbildung 19: Runtime-Options -> Assertions Aus diesem Abschnitt sind alle Punkte zu dokumentieren. V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

21 Praktikum VHDL Dekrementer: Timing Simulation von Prof. Dr.-Ing. Dirk Rabe Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

22 Timing-Simulation In diesem Abschnitt soll das Zeitverhalten auf der Hardware überprüft werden. In diesem Schritt können wir zum einen die zu erwartenden Verzögerungszeiten analysieren und zum anderen überprüfen, ob die funktionale Simulation mit dem tatsächlichen Verhalten übereinstimmt (dies wäre z.b. bei Deltazeitproblemen nicht der Fall...). Für die Timing-Simulation benötigen Sie zum einen eine Netzliste der synthetisierten Schaltung und zum anderen das Standard-Delay-File (SDF), in dem die Verzögerungszeiten spezifiziert sind. 6) Anleitung zur Durchführung der Timing-Analyse: 6.1) Rausschreiben der Netzliste unter der Quartus II-Oberfläche: 6.1.a) Stellen Sie sicher, dass in Ihrem Projekt der Dekrementer erfolgreich kompiliert wurde! 6.1.b) Öffnen Sie das Projekt-Setup-Fenster (siehe Abbildung 20)! Abbildung 20: Öffnen des Projekt-Setup-Fensters (über Assignments->EDA Tool Settings) V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

23 c) Stellen Sie die Projekteinstellungen für die EDA-Werkzeuge zur Simulation entsprechend der Abbildung 21 ein! Abbildung 21: Einstellung für ein EDA-Simulationswerkzeug 6.1.d) Rausschreiben der Netzliste und des Standard-Delay-Files- siehe Abbildung 22! Standardmäßig wird hier für das FPGA die Slow-Corner (Worst-Case) Timing raus geschrieben. Über Processing->Start->Start Classic timing Analyzer (Fast timing Model) kann man die Schaltung auch für die Fast-Corner analysieren. Anschließend muss man noch das SDF-File wie oben dargestellt rausschreiben. Dies muss im Rahmen des Praktikums jedoch nicht gemacht werden. 6.1.e) Zusätzlich zur Netzliste benötigen wir noch eine VHDL-Testbench. Hierfür kopieren wir die Testbench in das Unterverzeichnis simulation/modelim. Die erzeugte Netzliste im vorherigen Schritt verwendet nur std_logic-signale, so dass die Testbench entsprechend angepasst werden muss. Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

24 23. Abbildung 22: Schreiben der VHDL-Netzliste aus der synthetisierten und verdrahteten Netzliste V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

25 ) Durchführung der Timing-Simulation: 6.2.a) Anlegen eines neuen Projekts in Modelsim unter simulation/modelsim (siehe Abbildung 23): Abbildung 23: Anlegen eines neuen Modelsim-Projekts für die Timing-Simulation und Laden der VHDL-Netzlisten sowie Testbench 6.2.b) 6.2.c) Compile des Designs und der Testbench: Compile->All Start Simulation: Simulate->Start Simulation auswählen Im Start Simulation Fenster das SDF Menü wählen: -> Add klicken Abbildung 24: Start der Simulation - Schritt d) Auswahl des SDF und Angabe des Instanznamens für das Design in der Testbench (siehe Abbildung 25) Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

26 25. Abbildung 25: Auswahl des SDF und Festlegen des Instanz-Pfades auf den sich das SDF bezieht (ausgehend von der Testbench) - anschließend Auswahl Testbench unter Start Simulation->Design und Eingabe der Resolution (ps) 6.2.e) Auswahl der Testbench aus der Library work (siehe Abbildung 25) 6.2.f) Einstellen der Auflösung (resolution): ps (damit wird sichergestellt, dass Verzögerungszeiten von unter einer ns auch korrekt modelliert werden) 6.2.g) Nach Wahl des OK Knopfes darauf achten, dass das SDF fehlerfrei eingelesen wird 6.2.h) Durchführung der Simulation analog zur funktionalen Simulation (es geht hier nur darum, zu erreichen, dass die Assertions in der Testbench keine Fehler melden) 6.3) Auswertung der Timing-Simulation: 6.3.a) Stellen Sie die Toplevel-Entity-Signale im Waveform dar! 6.3.b) Ergänzen Sie die Counter-Werte (im Objects-Fenster den Filter counter im Feld Contains eingeben) 6.3.c) Suchen Sie sich die D-Eingänge der Counter-Flipflops aus den Einzelsignalen zusammen (können über Tools->Combine Signals zu einem Vektor zusammengefasst werden) 6.3.d) Wie groß sind die Verzögerungszeiten bis die Register den neuen Counterwert übernehmen und bis der Addierer den neuen Wert an die D-Eingänge der Flipflops gelegt hat (jeweils von der steigenden Clock Flanke betrachtet)? 6.3.e) Enthält der Dekrementer die selben Zählerwerte wie in der funktionalen Simulation? In der Ausarbeitung sind die Schritte unter 6.3 zu dokumentieren. Hier sollte in jedem Fall ein Waveform mit geliefert werden! V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

27 Dekrementer: STA und timing driven Synthese von Prof. Dr.-Ing. Dirk Rabe Praktikum VHDL Gruppe: Teilnehmer: Vortestat: Testat: Benutzte Geräte:

28 27 5. Durchführung statische Timing-Analyse und timing driven Synthese 5 Durchführung statische Timing-Analyse und timing driven Synthese In der statischen Timing-Analyse werden alle Delay-Pfade bezüglich Setup- und Hold-Violations überprüft. Wie dies funktioniert soll in Abschnitt 5.1 erklärt werden. In Abschnitt 5.2 werden die für die Timing-Analyse und timing-driven Synthese notwendigen Constraints definiert und in einer Timing-Analyse für die initiale Synthese bewertet. Im Abschnitt 5.3 werden diese Constraints zunächst für eine Timing-Analyse und anschließend für eine timing-driven Resynthese verwendet. 5.1 Prinzip der Überprüfung von Setup- und Hold-Zeiten Durch die tatsächlichen physikalischen Verdrahtungen und durch Gatterlaufzeiten ergeben sich Verzögerungszeiten auf den Daten- und Clockpfaden (siehe Abbildung 26 und 27). Auf dem in Abbildung 26 dargestellten Schaltungsausschnitt finden sich auf dem Pfad zwischen REG1 und REG2 typischerweise weitere kombinatorische Gatter. Es werden 2 Verzögerungszeiten unterschieden: Abbildung 26: Berechnung der Ankunftszeit eines Signals ausgehend vom zentralen Clock V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

29 5. Durchführung statische Timing-Analyse und timing driven Synthese 28 Abbildung 27: Clock-Ankunftszeit ausgehend von einem zentralen Clock Datenankunftszeit (Data Arrival Time: typischerweise am D-Eingang von speichernden Gattern - siehe Abbildung 26): beginnend beim zentralen Clock über den Clock-Eingang eines vorhergehenden Flipflops (REG1), über dessen Ausgang (Q) bis zum D-Eingang des betrachteten Gatters (REG2). Sowohl Leitungen als auch Gattern können hier Verzögerungszeiten zugeordnet sein. Außerdem können unterschiedlich lange Pfade existieren. Bei der Bewertung der Setup-Zeit ist der zeitlich längste Pfad und bei der Bewertung der Hold-Zeit der zeitlich kürzeste Pfad interessant. Clockankunftszeit (Clock Arrival Time - typischerweise am CLK-Eingang von speichernden Gattern - siehe Abbildung 27): beginnend beim zentralen Clock bis zum Clock-Eingang des betrachteten Gatters (REG2). Die Differenz aus der Datenankunftszeit und der Clockankunftszeit muss den Setup- und Holdzeiten des Flipflops genügen: Setupzeit = Clock-Periode - (Datenankunftszeit - Clockankunftszeit): Die so ermitteltete Setupzeit muss größer als die minimale Setupzeit des Gatters sein - das Datensignal muss also rechtzeitig vor der Clockflanke stabil anliegen (maximale Datenankunftszeit von Interesse) Holdzeit = Datenankunftszeit - Clockankunftszeit: Die so ermittelte Holdzeit muss größer als die minimale Holdzeit des Gatters sein - das Datensignal muss also noch ausreichend lange nach der Clockflanke stabil anliegen (minimale Datenankunftszeit von Interesse). Die Differenz aus der tatsächlichen Setupzeit und der maximal erlaubten Setupzeit wird als Setup-Slack bezeichnet. Anders ausgedrückt ist dies die Differenz aus der maximal zulässigen Datenankunftszeit (Clock-Periode + Clockankunftszeit - Gatter-Setupzeit) und der tatsächlichen Datenankunftszeit. Entsprechend ist der Hold-Slack die Differenz aus der tatsächlichen Holdzeit und der maximal Design sequentieller Schaltungen mit VHDL, Simulation und Synthese V 3.1 /

30 29 5. Durchführung statische Timing-Analyse und timing driven Synthese erlaubten Holdzeit. Anders ausgedrückt ist dies die Differenz aus der tatsächlichen Datenankunftszeit und der minimal zulässigen Datenankunftszeit (Clockankunftszeit + Gatterholdzeit). Setup- und Hold-Slack können also auch folgendermaßen zusammen gefasst werden: setup slack = setup required time - data arrival time hold slack = data-arrival time - hold required time Als Problem ist also nur ein negativer Slack zu bewerten. 5.2 Definition von Timing Constraints Timing Constraints werden typischerweise in sogenannten sdc-files definiert. sdc steht hierbei für Standard Delay Constraint File. Dieses sdc-file wurde vom Marktführer Synopsys für dessen Synthese- und STA -Werkzeuge eingeführt und hat sich als Quasi-Standard durchgesetzt. Die Erstellung des sdc-files wird im TimingAnalyzer der Quartus-Software unterstützt und soll im folgenden schrittweise erklärt werden. An dieser Stelle ist noch anzumerken, dass wir bereits ohne irgendwelche Definition der Timing-Requirements eine Synthese durchgeführt haben. In den Compile-Warnings wurde uns bereits gemeldet, dass das der Clock-Pin clock_27 nicht als Clock spezifiziert wurde - aber dennoch als solcher interpretiert wird (siehe Abbildung 28). Die bei der Synthese und dem Fit- Abbildung 28: Warning, dass keine clock_27 nicht als Clock definiert wurde - aber als Clock- Pin erkannt wurde STA - Static Timing Analysis V 3.1 / Design sequentieller Schaltungen mit VHDL, Simulation und Synthese

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