Statische CMOS Schaltungen

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1 Statische CMOS Schaltungen MOSFET Modelle / MOSFET Modellierung gehalten von Vincent Ebert am: Proseminar Statische CMOS Schaltungen Prof. Dr. Zehendner SS

2 Übersicht 1. MOSFET Modellierung 2. Zugrunde liegendes Modell 3. Drain-Source Widerstand 4. MOSFET Kapazitäten MOS-Base Kapazität Sperrschichtkapazitäten (Depletion capacitance) 5. Verlustströme im MOSFET 2

3 Grundmodell nfet Symbol LTI Modell Betrachten hier nur n-mosfets Modell welches sich am besten für die First-order Analyse eignet sehr vereinfachtes Modell für das Design von MOSFETS (in der ersten Entwicklungsphase) Modell besteht aus einem linearen Widerstand, Source und Drain Kondensatoren, 2 Dioden, und ein Schalter welcher dem Gate entspricht LTI lineares Zeitunabhängiges Modell (linear time-invariant) R n 3

4 Grundmodell LTI Modell Verhalten und Eigenschaften der n-p Übergänge sind dem der Dioden gleich, da diese den Strom nur in einer Richtung nur Durchlassen und ansonsten Sperren Linearer Widerstand, da die Verbindung zwischen Drain und Source wie ein Widerstand vor und während der Kanalbildung beschreiben lässt die Kondensatoren beschreiben nur bildlich die Grössen C C die es zu modellieren gilt Strom fließt zwischen Drain und Source nur wenn am Gate eine Spannung anliegt, und daher hier die Darstellung des Gates als Schalter S D 4

5 Drain Source Widerstand Um den Widerstand zwischen Drain und Source zu berechnen benutzen wir die Spannungs- Storm Charakteristika eines MOSFETs (im ungesättigten Zustand) (im gesättigten Zustand) 5

6 Drain Source Widerstand Unter Verwendung des Ohmschen-Gesetztes und der I-V-Charakteristika erhalten wir nun die Widerstande im gesättigten und in ungesättigten Zustand V DSn r n = (Ohmsches Gesetz) I Dn r r n n = β n [ 2( V V ) V ] GSn 2 Tn DSn 2 [ 2( V V ) ] DSn 2V = (gesättigt) β n GSn Tn (ungesättigt) beide Gleichungen variieren um und ist nicht linear V DSn da LTI immer noch unser Grundmodell brauchen wir ein welches konstant ist R n = β n 1 ( V V ) Re f Tn wobei β = k' n n r n W L n R n R n = 1 W kn ' L ( V V ) Re f Tn 6

7 MOSFET Kapazitäten interessieren uns nun für die einzelnen Kapazitäten des MOSFETs Verbesserung der Leistungs- und der Schaltgeschwindigkeit Verantwortlich für die Kapazität ist z.b. die MOS Gate Struktur, die besonderen Eigenschaften des Kanals und die Verarmungsregionen an pn-übergängen Problem: der Kanal- und Verarmungs (Sperrschicht)-Kapazitäten sind nicht linear und verändern sich mit der Spannung Unterteilung des MOSFETs in MOS-based Kapazität und Verarmungs-Kapazität (depletion capacitance) MOS-based: C ox C Sperrschichtkapazität: CGD C C GS SB DB 7

8 FET Kapazitäten Modell 8

9 MOS-Based Kapazitäten betrachten Oxid-Schicht zwischen Leiter und Halbleiter C ε x ε 3, 9 ox ox = in F/cm², ox Breite des Oxid, xox ox F/cm² dünnes Oxid erhöht die Kapazität, und somit auch die Leitung des MOSFETs interessieren uns nun für die Gate-Kapazität welche abhängig ist von der Kapazität des Oxid sowie der Länge und Breite des Gates diese Betrachtung funktioniert nur wenn man die Eigenschaften des Elektrischen Feld was welches das Gate umgibt vernachlässigt somit erhält man: C C WL' G = L ' + mit dem Hinweis:, Gate overlap ox L = L 2L0 0 9

10 MOSFET 10

11 MOS-Based Kapazitäten man jedoch die Input Kapazität C G auch anders errechen CG = Cg + 2Col wobei C = g CoxWL und C ol = C 0 W u. C = o CoxL0 C ol wird auch zentrale Gate Kapazität genannt C o overlap Kapazität overlap-kapazitäten existieren an der Source und Drain Seite eines Transistors mit dieser Betrachtungsweise der Gate-Kapazität ist es möglich Randeffekt zu betrachten indem man den Wert von C o verändert 11

12 MOS-Based Kapazitäten Untersuchen nun das Verhalten von CGS CGD Problem: alle Kapazitäten vom Kanal zum Gate sind nicht linear, und Spannungsabh. Problem: solange die Schwellspannung nicht erreicht ist, bildet ich auch kein Kanal, jedoch benötigen wir ein Größe um den Auflade-Effekt zu beschreiben, hier C GB 12

13 MOS-Based Kapazitäten Um diese Probleme zu umgehen wird bei der first-order Analyse die Gleichung für die elektrische Landung Q nach der Spannung abgeleitet. man erhält C Q Q G = GS V S und G C = GD V D 13

14 MOS-Based Kapazitäten C = C bei V VTn Sperrung: GB G GSn fallender Verlauf da nach dem Aufladen die Verarmung eintritt und somit die Kapazität des Gates sinkt Sättigung: C GS = (2 / 3) CG bei V GSn VDSn + VTn durch Kanalbildung in der Sättigungsphase wird CGB =0 und CGS entsteht Nicht Sättigung: C GS = (1/ 2) CG und C GD = (1/ 2) CG bei V GSn > VDSn + VTn Transistor gelangt in Widerstandsbereich und ein durchgehender Kanal bildet sich und es entsteht eine zusätzliche Kapazität Drain-Gate C = C 1 = C 2 GS GD G MOS-based Kapazitäten steigen mit der Kanalbreite W 14

15 Sperrschichtkapazitäten (Depletion capacitance) Sperrschichtkapazitäten beziehen sich auf pn-übergänge sind nicht linear da sie abhängig von der angelegten Spannung sind Qd C V Q d j Ladungsträgerdichte in C/cm² Voraussetzung: konstante Dotierungdichte von N d und N a 15

16 Sperrschichtkapazitäten (Depletion capacitance) Durch die Ableitung erhalten wir: x d 0 Weite der Raumladungszone 2ε Siφ0 1 1 x = d 0 + q N a N d C j0 ε x Si = Sperrschichtkap. bei d 0 Weite der Raumladungszone bei kt N a N d φ = 0 ln Spannung im Halbleiter bei U q n² PN = 0V i Verarmung steig mit umgekehrten Spannung VR x d ( VR ) = xd 0 1+ φ C ( V j R ) = C j0 0 0 VR 1+ φ 16 V R U PN = 0V U PN = 0V

17 Sperrschichtkapazitäten (Depletion capacitance) Sperrschichtkapazität fällt mit steigenden V R 17

18 Sperrschichtkapazitäten (Depletion capacitance) Sperrschichtkapazitäten findet man auf der Source und Drain Seite eins MOSFETs In der first order Analyse interessiert man sich nun für die Sperrschichtkapazitäten der Seiten und des Bodens Relevante Größen: W, X, x j Seitenwände des Akzeptators sind höher dotiert als der Boden 18

19 Sperrschichtkapazitäten (Depletion capacitance) Zerlegung der Gruppe in Bodenteil und Seitenwände Sperrschichtkap. des Boden: Cbot = C j 0WX F/cm Sperrschichtkap. der Seitenwände: C jsw = C j0sw x j in F/cm wenn die tiefe überall gleich ist C = C 2 W X Allgemein: ( ) side jsw + Somit erhalten wir für den gesamten n+ Bereich C = C WX + C 2( W ) n j 0 jsw + X Sperrschichtkapazitäten steigen mit W Alle Berechnungen sind abhängig von dem Aussehen des MOSFETs 19

20 Sperrschichtkapazitäten (Depletion capacitance) C C 0 = C j0wy + 2C jsw ( W Y ) = C WX + 2C ( W ) SB + DB 0 j0 jsw + X in analogen Schaltungen werden die Sperrschichtkapazitäten immer in Bezug auf U = V berechtet PN 0 in großen Logik-Schaltkreisen ist dies nicht sinnvoll da solche Betrachtung zu ungenau C j0wx 2C jsw ( W + X ) zb. erhält man dort: CDB ( VD ) = + VD VD nicht linear, abhängig von der Drain-Spannung Lösung des Problems: Cav = ( V V ) kleinste Spannung, V höchste Spannung V1 2 C av ist eine Konstante 2 A φ 1 o V 20 V 2 1 C j φ osw ( V ) dvr R

21 Verlustströme im MOSFET Entstehen an allen pn-übergängen Verlustströme beeinflussen die Leistung von MOSFETs V /( kt / q) Strom: I = I o ( e 1) + I dep mit V = V R I 0 Strom im gesättigten Zustand I dep Strom während der Rekombination oder Generation der Ladungsträger I I + I = I Generationsstrom in der Diode, mit = I gen o gen R I R 21

22 Verlustströme im MOSFET I steigt mit steigender V im Gegensatz zu dem Sperrschichtkap. die mit V sinken R R analysieren jetzt den Generationsstrom 1+ V qan R i xd 0 I gen I go 1 mit I φ go = o 2τ o A Fläche der np-übergänge, τ o Lebensdauer der Minoritätsträger, Verlustströme entstehen solange Source und Drain eine Spannung 0V haben Verlustströme sind proportional zu der Fläche der pn-übergänge R 22

23 Literatur / Quellen John P. Uyemura, CMOS Logic Circuit Design, Kluwer [INF:LH:1000:U97::1999] Kurt Hoffmann, Systemintegration, Oldenbourg [ING:MJ:1000:Hof::1993] Tutorium - Funktionsweise des MOS-Transistors Transistortutorium von der Universität Oldenburg Internet-Enzyklopädie 23

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