8 Cache. 8.1 Motivation. 8.1 Motivation 335

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1 8.1 Motiation Cache 8.1 Motiation Pipelining-Register werden gleichzeitig getaktet. Dadurch wird die Performance eines Pipelining-Systems on der langsamsten Stufe bestimmt. BD- und ES-Phase können schnell abgearbeitet werden, da hier keine aufwendigen Operationen notwendig sind. Die Dauer der AF-Phase hängt om jeweiligen Befehl ab: Manche Befehle können sehr schnell ausgeführt werden (z.b. ODER-Befehle), andere Befehle (z.b. Multiplikation, Diision, Wurzel) dauern wesentlich länger. Die BH- und SP-Phasen dauern sehr lang, da sich der Speicher ausserhalb des Prozessors befindet. Längere Verbindungsleitungen führen zu längeren Signallaufzeiten und höheren parasitären Kapazitäten. Speicherbausteine werden über ein eigenes Protokoll angesprochen, das on einer Hardware-Schaltung implementiert wird. Dadurch entstehen zusätzliche Gatterlaufzeiten. Aus Platz- und Kostengründen (Ausbeute) ist der Arbeitsspeicher in der Regel aus langsamen DRAM-Bausteinen (1 Transistor + 1 Kondensator pro Speicherstelle) aufgebaut und nicht aus schnellen SRAM-Bausteinen (6 Transistoren pro Speicherstelle). Durch die große Menge an Arbeitsspeicher (z.b. 16 Milliarden Byte RAM $ 256 Register zu je 64 Bit) dauert die Adressierung sehr lange: Es müssen iele Gatter durchlaufen werden, höhere parasitäre Kapazitäten etc. Analysen on Speicherzugriffen haben gezeigt, dass während der Ausführung on Programmen häufig auf die selben oder benachbarte Speicherstellen zugegriffen wird. Dabei wird zwischen örtlicher und zeitlicher Lokalität unterschieden.

2 336 8 Cache Örtliche Lokalität bedeutet, dass beim Zugriff auf eine Speicherstelle sehr wahrscheinlich auch auf eine Speicherstelle in der Nähe zugegriffen wird. Das hat u.a. folgende Ursachen: Die natürliche Befehlsabfolge ist sequentiell und aufeinander folgende Befehle liegen hintereinander im Speicher. Aufeinander folgende Befehle bzw. Befehle an Adressen in der Nähe beschäftigen sich in der Regel mit demselben Problem (z.b. selbe Funktion) und erwenden deswegen auch die selben Daten bzw. zusammengehörige (z.b. zur selben Funktion gehörige) Daten. Zusammengehörige Daten werden (wie zusammengehörige Befehle) im Speicher an benachbarten Adressen abgespeichert. Beispiele: Bei Arrays werden die einzelnen Elemente direkt hintereinander im Speicher abgelegt. Bei der Allokation on Daten auf dem Heap (z.b. mit malloc, new,...) wird om Betriebssystem ein Zeiger auf einen zusammenhängenden Speicherbereich zurückgegeben. Lokale Variable werden nach Funktionen gruppiert der Funktions- Aufrufreihenfolge entsprechend auf dem Stack abgelegt. Zeitliche Lokalität bedeutet, dass es bei einem Zugriff auf eine Speicherstelle sehr wahrscheinlich ist, dass innerhalb eines kurzen Zeitraums wieder auf dieselbe Speicherstelle zugegriffen wird. Das hat u.a. folgende Gründe: Variable werden in der Regel mehrfach erwendet, aus Prinzip mindestens zweimal: Auf eine Variable lesend zuzugreifen macht nur Sinn, wenn zuor etwas hineingeschrieben wurde. Ebenso macht es nur Sinn, etwas in eine Variable hineinzuschreiben, wenn das geschriebene Datenwort auch wieder ausgelesen wird. Für Zugriffe auf erschiedene Elemente eines Arrays wird immer dieselbe Basisadresse erwendet. Ein Schleifenzähler wird bei jedem Schleifendurchlauf geändert und für einen Vergleich abgefragt. Befindet sich ein Befehl in einer Schleife, so werden mit jeder Iteration die Adressen derselben Befehle in den Befehlszähler geladen und dieselben Variablen erwendet.

3 8.2 Speicher-Hierarchien 337 Aufgrund der Zeitlichen Lokalität können Speicherzugriffe dadurch beschleunigt werden, dass beim erstmaligen Zugriff auf eine Speicheradresse das adressierte Wort für zukünftige Zugriffe in einem auf dem Prozessor-Die befindlichen schnellen Puffer-Speicher, dem sog. Cache-Speicher, zwischengespeichert wird. Wird erneut auf die selbe Speicheradresse zugegriffen, kann das im Cache-Speicher orhandene Wort erwendet und der langsame Zugriff auf den Arbeitsspeicher ermieden werden. Werden zusätzlich Worte on benachbarten Adressen in den Cache-Speicher geladen, kann neben der Zeitlichen Lokalität auch die Örtliche Lokalität zur Verringerung der Speicherzugriffszeit ausgenutzt werden. Beim sog. Prefetching werden Befehle/Daten im Voraus auf Verdacht om Arbeitsspeicher angefordert, d.h. ohne Vorliegen eines konkreten Lade- oder Speicherbefehls. Wird dann tatsächlich ein Lade- oder Speicherbefehl mit einer entsprechenden Adresse ausgeführt, stehen die Daten bereits im Cache-Speicher, was den Zugriff deutlich beschleunigt. 8.2 Speicher-Hierarchien Um sehr schnell auf gespeicherte Daten zugreifen zu können, müssen diese sehr schnell adressiert werden können. Voraussetzung für eine schnelle Adressierung ist, dass die Daten nur aus einer kleinen Datenmenge ausgewählt werden müssen und nicht aus einer großen Datenmenge (parasitäre Kapazitäten, zusätzliche (mehrstufige) Adressierungs- Logik,...). Aus diesem Grund werden Speichersysteme häufig hierarchisch aufgebaut. Nachfolgende Abbildung zeigt ein Beispiel für eine Speicherhierarchie. 256 Register zu je 64 Bit Prozessor-Register 1 Prozessortakt 0,4 ns 32 kb pro Prozessorkern L1-Cache 1 Prozessortakt 0,4 ns 256 kb pro Prozessorkern L2-Cache 10 Prozessortakte 4 ns 8 MB geteilt on mehreren Prozessorkernen L3-Cache 50 Prozessortakte 20 ns 16 GB geteilt on mehreren Prozessorkernen Arbeitsspeicher 150 Prozessortakte 60 ns 1 TB geteilt on allen Prozessorkernen SSD/HDD 250 bzw Takte 100 ns bzw. 10 ms

4 338 8 Cache Je weiter oben sich ein Speicherlement in der Hierarchie befindet desto schneller und kleiner ist es. Je weiter unten sich ein Speicherelement in der Hierarchie befindet, desto mehr Daten kann es aufnehmen ist aber auch dementsprechend langsamer. 8.3 Begriffsklärungen Das Grundprinzip on Caches beruht darauf, Datenworte aus großen langsamen Speichern in kleinen schnellen Speichern (Caches) zu puffern. Das Puffern findet blockweise statt, d.h. es werden immer nur komplette Speicher-Blöcke im Cache abgelegt. Diese Blöcke werden auch Rahmen (engl. frames) oder Zeilen (engl. cache lines) genannt. Cache-Hit, Hit-Time und Hit-Rate Ist bei einem Speicherzugriff das adressierte Datenwort bereits im Cache orhanden, spricht man on einem Cache-Hit (engl. hit = Treffer). In diesem Fall ist die Zugriffszeit auf das Datenwort kurz. Die Zugriffszeit im Falle eines Cache-Hits nennt man Hit-Time, die mittlere Auftritts-Wahrscheinlichkeit für einen Cache-Hit nennt man Hit-Rate. Cache-Miss, Miss-Time und Miss-Rate Ist das adressierte Datenwort nicht im Cache erfügbar, spricht man on einem Cache- Miss. Das Datenwort muss dann erst aus dem nachgeschalteten (langsameren/größeren) Speicher in den Cache geladen werden. Die Zeit, bis das Datenwort erfügbar ist, nennt man Miss-Time. Die mittlere Auftritts-Wahrscheinlichkeit für einen Cache-Miss nennt man Miss-Rate. Verdrängungsstrategien Durch die geringe Größe der schnellen Speicher ist deren Aufnahmekapazität stark begrenzt. Ist ein kleiner schneller Speicher oll, müssen erst Daten om kleinen schnellen in den großen langsamen Speicher zurückgeschrieben werden. Erst wenn durch diese sog. Verdrängung wieder Platz geschaffen wurde, können neue Daten om großen langsamen in den kleinen schnellen Speicher geladen werden. Gibt es mehrere Cache- Rahmen, an denen ein Arbeitsspeicher-Rahmen abgelegt werden kann, muss zunächst entschieden werden, welcher Cache-Rahmen erdrängt werden soll. Dazu gibt es mehrere Strategien, z.b.: LRU: LRU steht für least recently used und meint, dass derjenige Rahmen erdrängt wird, der am längsten nicht erwendet wurde. Die Implementierung ist aufwendig. LFU: LFU steht für least frequently used und meint, dass der am seltensten benutzte Rahmen erdrängt wird.

5 8.3 Begriffsklärungen 339 FIFO: FIFO steht für first in first out und meint, dass Rahmen in der Reihenfolge erdrängt werden, in der sie in den Cache-Speicher geschrieben wurden. Random: Die Auswahl des zu erdrängenden Rahmens erfolgt zufällig, d.h. ohne feste Regel. Dieses (planlose) Vorgehen kann gegenüber den anderen Verdrängungsstrategien durchaus Vorteile bieten: Ist die Reihenfolge der Datenzugriffe beispielsweise iterati konsekuti und die Menge der Daten so groß, dass nicht alle Daten gleichzeitig in den Cache passen, dann kann durch die Zufälligkeit sehr wahrscheinlich eine Hitrate > 0 erreicht werden, während LRU definiti zu einer Hit-Rate on 0 führt. Optimal: Es werden diejenigen Daten erdrängt, die am spätesten benötigt werden. Dieses Verfahren ist zwar optimal, in der Praxis jedoch nicht einsetzbar, da in der Regel nicht im Voraus bekannt ist, auf welche Daten zukünftig zugegriffen wird (Datenabhängigkeiten etc.). Das Verfahren kann jedoch als Referenz zu Bewertung anderer Verfahren erwendet werden. Schreibstrategien Wird auf ein im Cache-Speicher orhandenes Datenwort schreibend zugegriffen, gibt es zwei mögliche Vorgehensweisen: Write-Through: Das zu schreibende Datenwort wird sowohl im Cache-Speicher als auch auf den anderen Hierarchie-Ebenen (z.b. Arbeitsspeicher) aktualisiert. Dadurch werden in einem Mehrkern-Prozessorsystem Änderungen auch für andere Prozessorkerne zugänglich. Um die Befehlserarbeitung nicht aufzuhalten, werden die Schreibzugriffe gepuffert und asynchron im Hintergrund ausgeführt. Write-Back: Das zu schreibende Datenwort wird nur im Cache-Speicher aktualisiert. Die Synchronisierung mit den anderen Hierarchie-Ebenen erfolgt erst bei der Verdrängung des entsprechenden Cache-Blocks. Wird auf ein nicht im Cache befindliches Datenwort schreibend zugegriffen, gibt es ebenfalls zwei Vorgehensweisen: Write-Allocate: Das Datenwort wird im Cache gespeichert. Dazu muss ggf. zunächst ein Cache-Block erdrängt werden, beor der zur Speicheradresse gehörige Cache-Block in den Cache geladen werden kann. Ist der passende Cache-Block geladen, wird das neue Datenwort darin abgelegt. Write-No-Allocate/Write-Around: Das Datenwort wird nicht im Cache gespeichert. Das kann sinnoll sein, wenn klar ist, dass das Datenwort nicht mehr

6 340 8 Cache benötigt wird und ein Speichern ggf. die Verdrängung eines später benötigten Datenworts zur Folge hätte. Aufgaben a) Bei der Ausführung eines Programms auf einem System mit L1 Cache-Speicher und Arbeitsspeicher wird eine Hit-Rate on 70% beobachtet. Wie groß ist die Miss-Rate? 100% - 70% = 30% b) Bei der Ausführung eines Programms wird eine Hit-Rate on 90 % gemessen. Die Hit-Time beträgt 1 ns, die Miss-Time 50 ns. Wie groß ist die mittlere Speicher- Zugriffszeit? 1ns 0,9 + 50ns (1 0,9) = 0,9ns +5ns = 5,9ns c) Ein Programm besteht aus 90 Lade- und 10 Speicher-Befehlen, für deren Ausführung insgesamt 1,28 µs beobachtet werden. Wie groß ist die Hit-Rate, wenn die Hit-Time 1 ns und die Miss-Time 60 ns betragen? (h 1ns +(1 h) 60ns) 100 = 1280ns h 1ns +(1 h) 60ns = 12,8ns h (1 60)ns = 12,8ns 60ns h = 47,2ns 59ns = 0,8 Die Hit-Rate beträgt 80%.

7 8.4 Direkt-Abgebildeter Cache Direkt-Abgebildeter Cache Beim Direkt-Abgebildeten Cache (engl. direct mapped cache) wird jeder Speicher- Adresse genau eine feste Cache-Adresse zugeordnet. Dazu wird die Speicheradresse in drei Teile aufgeteilt: Die f Bit breite Rahmen-Nummer (engl. frame number) wählt einen on 2 f Cache-Rahmen (= Cache-Block = Cache-Zeile) aus. Die b Bit breite Byte-Auswahl wählt aus den 2 b pro Rahmen abgespeicherten Byte ein Byte aus. Wird nicht ein einzelnes Byte sondern ein aus mehreren Byte zusammengesetztes Datenwort adressiert, kann durch Löschen der niederwertigsten Bits eine entsprechende Wort-Adresse erzwungen werden. Mit dem k Bit breiten Schlüssel (engl. key) kann überprüft werden, ob in dem ausgewählten Rahmen die zur Speicheradresse gehörigen Daten abgelegt sind. Diese Überprüfung ist notwendig, da bei einem 2 n = 2 k+f +b Byte großen Arbeitsspeicher jeweils 2 k unterschiedliche 2 b Byte große Arbeitsspeicher- Blöcke auf den selben durch f adressierten Cache-Rahmen abgebildet werden. Arbeitsspeicher-Adresse (k + f + b Bits) k Bits Schlüssel f Bits Rahmen-Nr. b Bits Byte-Auswahl k (key) f (frame) Rahmen (frame) b bytes 0 b f 2-1 k Bits f In diesen k 2 Bits des sog. Tag-RAMs ist der on jedem Cache-Rahmen erwendete Schlüssel abgespeichert f+b In diesen 2 Byte sind die Cache-Daten abgespeichert (Cache-Inhalt)

8 342 8 Cache Wird ein neuer Rahmen im Cache abgelegt, so wird der Schlüssel-Teil der Arbeitsspeicher-Adresse an Adresse f des sog. Tag-RAMs (engl. tag = Etikett) abgelegt. Bei einem erneuten Zugriff muss das durch die Rahmen-Nummer ausgewählte Tag mit dem Schlüssel-Teil der Arbeitsspeicher-Adresse erglichen werden. Sind der Schlüssel und das abgespeicherte Tag identisch, dann ist in dem durch f adressierten Rahmen tatsächlich das adressierte Datenwort gespeichert. Durch die Byte-Auswahl b kann das entsprechende Datenwort dann adressiert und ausgelesen werden. Sind Schlüssel und Tag unterschiedlich, dann ist im adressierten Rahmen nicht der zum Datenwort gehörige Speicher-Block abgelegt, sondern einer der 2 k 1 möglichen anderen. Beor auf den Cache zugegriffen werden kann, muss der im Cache gespeicherte Rahmen zunächst in den Arbeitsspeicher erdrängt werden. Anschließend kann der adressierte Speicher-Block om Arbeitsspeicher in den zugehörigen Cache-Rahmen kopiert werden. Um die Arbeitsspeicher- Adresse des im Cache abgespeicherten Datenworts später wieder eindeutig identifizieren zu können, wird der Schlüssel-Teil der Speicheradresse im Tag- RAM an der durch f adressierten Stelle abgelegt. Zum Vergleich des Schlüssels mit dem Tag werden k 1 Bit-Vergleicher benötigt. Das sog. Valid-Bit zeigt an, ob im adressierten Cache-Rahmen gültige Daten stehen. Zu Beginn sind alle Valid-Bits gelöscht. Wird ein Rahmen om Arbeitsspeicher in den Cache geladen, wird das Valid-Bit auf 1 gesetzt. Neben dem Valid-Bit wird bei Caches mit write-back-schreibstrategie zusätzlich ein sog. Dirty-Bit erwendet, welches anzeigt, ob die im Rahmen befindlichen Daten geändert wurden. Geänderte Daten müssen beim Verdrängen wieder in den Arbeitsspeicher kopiert werden, uneränderte nicht. Durch die einfache Rahmenauswahl sind direktabgebildeten Caches sehr schnell. Erfolgen jedoch Zugriffe on Adressen mit identischen Rahmen-Nummern, aber unterschiedlichen Schlüsseln, so erdrängen sich die Zugriffe permanent gegenseitig, auch wenn noch andere Rahmen frei wären. Verdrängungsstrategien wie LRU o.ä. zur Auswahl des zu erdrängenden Rahmens finden hier keine Anwendung, da der zu erdrängende Rahmen direkt durch f festgelegt ist. Aufgaben a) Wieiele Einträge hat das Tag-RAM, wenn zur Codierung der Rahmen-Nummer 20 Bits erwendet werden? 2 20 = 1M

9 8.4 Direkt-Abgebildeter Cache 343 b) Welcher Rahmen wird beim Zugriff mit der 64 Bit breiten Arbeitsspeicher-Adresse 0x ABCDEF ausgewählt, wenn der Schlüssel mit 40 Bits und die Byteauswahl mit 12 Bits codiert wird? 0xABC c) Welcher Rahmen wird beim Zugriff mit der 64 Bit breiten Arbeitsspeicher-Adresse 0x ABCDEF ausgewählt, wenn der Schlüssel mit 38 Bits und die Byteauswahl mit 10 Bits codiert wird? Geben Sie den Wert hexadezimal an = = 0x6AF3. d) Wieiele 1-Bit-Vergleicher sind allgemein zum Vergleich des Schlüssels mit dem adressierten Tag-RAM-Eintrag notwendig? k Bit e) Warum werden bei einem Arbeitsspeicher-/Cache-Zugriff die oberen k Bits der Arbeitsspeicher-Adresse im Tag-RAM abgelegt? Da ein Cache-Rahmen für sehr iele Arbeitsspeicher-Rahmen zuständig ist, muss man sich irgendwie merken, welcher der ielen möglichen Arbeitsspeicher-Rahmen gerade im Cache abgespeichert ist. f) Wie groß ist ein Cache-Rahmen, wenn zur Codierung der Byte-Auswahl 12 Bits erwendet werden? 2 12 = 4096 Byte = 4 kbyte g) In einem Cache-Rahmen können 16 Octas abgelegt werden. Wieiele Bits werden zur Codierung der Byteauswahl benötigt? 16 8 Byte = 128 Byte ) 7 Bits

10 344 8 Cache 8.5 Voll-Assoziatier Cache Bei einem Voll-Assoziatien Cache (engl. fully associatie cache) können die Daten eines Arbeitsspeicher-Rahmens in jedem beliebigen Cache-Rahmen abgelegt werden. So wird sichergestellt, dass erst dann Rahmen entsprechend der eingesetzten Verdrängungsstrategie (z.b. LRU) erdrängt werden müssen, wenn alle Cache-Rahmen belegt sind. Die Wahrscheinlichkeit für eine Verdrängung ist beim Voll-Assoziatien Cache somit geringer als beim Direktabgebildeten Cache. Jedoch ist beim Voll-Assoziatien Cache die Identifikation des korrekten Rahmens aufwendiger () langsamer), da der Schlüssel mit den Tags aller Rahmen erglichen werden muss. Aufgaben a) Wie muss die Arbeitsspeicher-Adresse zur Adressierung eines Voll-Assoziatien Caches aufgeteilt werden? Es muss kein Rahmen ausgewählt werden ) die Arbeitsspeicher-Adresse wird nur in Schlüssel und Byteauswahl unterteilt. b) Ein ollassoziatier MMIX-Cache-Speicher erwendet eine Rahmengröße on 256 Byte. Wieiele Bits werden zur Codierung des Schlüssels erwendet? 64-8 = 56. c) Ein 32 kbyte großer ollassoziatier MMIX-Cache-Speicher erwendet eine Rahmengröße on 256 Byte. Wieiele 1-Bit-Vergleicher sind zum Vergleich des Schlüssels mit den Tags notwendig? Anzahl der Tag-RAM-Einträge: 32 kbyte / 256 Byte = Bit-Vergleicher: 128 * (64-8) = 128 * 56 = =2 7 = 128. Anzahl der

11 8.6 Set-Assoziatier Cache Set-Assoziatier Cache Ein Set-Assoziatier Cache (engl. set associatie cache) kann als Kompromiss zwischen einem Direkt-Abgebildeten und einem Voll-Assoziatien Cache angesehen werden. Die Arbeitsspeicher-Adresse wird wie beim Direkt-Abgebildeten Cache in drei Teile aufgeteilt. Der Mittlere Teil ist hier jedoch nicht einem einzigen Rahmen zugeordnet, sondern einer Menge (engl. set) an Rahmen. Die Anzahl der Rahmen in dieser Menge heißt Assoziatiität a. Nach der Adressierung der potentiellen Rahmen müssen beim Set-Assoziatien Cache nur a Tags parallel mit dem Schlüssel erglichen werden. Verglichen mit dem Direkt-Abgebildeten Cache ist die Rahmensuche aufwendiger, die Verdrängungswahrscheinlichkeit jedoch geringer. Verglichen mit dem Voll-Assoziatien Cache ist die Rahmensuche weniger aufwendig, die Verdrängungswahrscheinlichkeit jedoch höher. Arbeitsspeicher-Adresse (k + s + b Bits) k Bits Schlüssel s Bits Set-Nr. b Bits Byte-Auswahl k (key) Assoziatiität a = 2 s (set) Rahmen (frame) b bytes 0 b s k Bits s In diesen k 2 Bits des sog. Tag-RAMs ist der on jedem Cache-Rahmen erwendete Schlüssel abgespeichert s+b In diesen a 2 Byte sind die Cache-Daten abgespeichert (Cache-Inhalt) Zur Detektion, ob ein Arbeitsspeicher-Rahmen im Cache liegt, muss der Schlüssel der Arbeitsspeicher-Adresse mit allen Tags des durch die Set-Nummer adressierten Cache- Sets erglichen werden. Die Entscheidung, welcher Rahmen eines Sets erdrängt werden muss, erfolgt entsprechend der angewendeten Verdrängungsstrategie (z.b. LRU).

12 346 8 Cache Aufgaben a) Wieiele 1-Bit-Vergleicher sind für einen 4 fach Set-Assoziatien MMIX-Cache notwendig, wenn die Rahmengröße 2048 Byte beträgt und bei jeder sten Speicheradresse auf dasselbe Set zugegriffen wird? Wieiele Sets hat der Cache? Zugriff auf dasselbe Set jede ste Arbeitsspeicher-Adresse ) s + b = 28 ) s= 28 - b = = 17. ) Der Cache hat 2 17 Sets. Schlüsselbreite: k = = 36 Anzahl der Vergleicher: 36 4 = 144. b) Über wieiele Cache-Rahmen erfügt ein 8 fach Set-Assoziatier MMIX-Cache, wenn zur Codierung der Set-Nummer 13 Bit erwendet werden? = 2 16 = Ein 8 fach Set-Assoziatier MMIX-Cache hat eine Größe on 1 MB. Die Rahmengröße beträgt 32 Byte. c) Wieiele Bits werden zur Codierung der Byteauswahl, der Setnummer und des Schlüssels erwendet? Byteauswahl: ld(32) Bit = 5 Bit Anzahl der Sets: 1 MB / (32 8) Byte = =2 12 ) 12 Bits zur Codierung der Setnummer Schlüssel: = 47

13 8.6 Set-Assoziatier Cache 347 Ein 16 fach Set-Assoziatier MMIX-Cache hat 2048 Cache Sets. Zum Vergleich des Schlüssels mit den Tags werden 688 Vergleicher erwendet. d) Welche Rahmengröße hat der Cache? Schlüssel: 688 / 16 = 43 Setnummer: ld(2048) = 11 Byteauswahl: = 10 Rahmengröße: 2 10 Byte = 1024 Byte Ein Set-Assoziatier Cache erwendet zur Codierung des Schlüssels 41 Bit, zur Codierung der Setnummer 16 Bit und zur Codierung der Byteauswahl 7 Bit. e) Geben Sie für folgende Arbeitsspeicher-Adressen die zugehörige Set-Nummer an. 0x : 0x : 0x B 0228: 0x0000 0x468A 0x1604