Virtueller Speicher und Cache. VL5 GRT, SS 2004, Kneisel

Save this PDF as:
 WORD  PNG  TXT  JPG

Größe: px
Ab Seite anzeigen:

Download "Virtueller Speicher und Cache. VL5 GRT, SS 2004, Kneisel"

Transkript

1 Virtueller Speicher und Cache VL5 GRT, SS 2004, Kneisel

2 Speicherhierarchie Übersicht! Ausgangsproblem, Motivation! Virtueller Speicher " Paging, Adressübersetzung, Pufferung " Segmentierung Abgrenzung zum Paging! Cache-Speicher " Cache-Arten " Prozessorcaches! Organisation,! Aktualisierung, Alterung! Zusammenschau GRT SS2004, VL5, Kneisel 2

3 Einführung Speicherhierarchie = Abgestuftes System verschiedener Speicher für optimale Rechnerleistung.! Warum? Antwort auf das Grundproblem: "Immer zuwenig Speicher. Und immer zu langsam. "Dieses Problem taucht auf verschiedenen Ebenen im Rechner auf. Techniken zur Abhilfe sind u.a. Virtueller Speicher, Cache. GRT SS2004, VL5, Kneisel 3

4 Virtueller Speicher - Motivation! Früher waren Programme häufig zu groß für den Arbeitsspeicher.! > Aufteilung in Overlays (Überlagerungen), die bei Befarf vom Massenspeicher nachgeladen werden. " kontrolliert vom Programmierer > hoher Aufwand in jedem Anwendungsprogramm.! Auch bei DOS lange benutzt.! Verlagerung der Überlagerungsverwaltung ins Betriebssystem - Virtual Memory " Vorschlag erstmals durch Wilkes, Manchester, 1961 " Erste kommerzielle Implementierung IBM S/370, 1970 GRT SS2004, VL5, Kneisel 4

5 Virtueller Speicher - Prinzip! Trennung von Adressraum und physikalischer Speicherstelle logischer Virtuelle = Logische Adresse - Reale Adresse engl. Virtual Address Real Address - physischer Speicherort! Abbildung über Tabellen, wird automatisch vom Betriebssystem bewerkstelligt.! Hardwareunterstützung durch Memory Management Unit (MMU). GRT SS2004, VL5, Kneisel 5

6 Virtueller Speicher - Begriffe! Paging = Abbildung zwischen logischer Adresse und physischer Speicherstelle! Page Table (Seitentabelle) = Tabelle, die diese Abbildung speichert.! Page (Seite) = Logischer Speicherblock fester Größe, Grundeinheit der Verwaltung des Virtuellen Speichers.! Typisch 4kB, auch 4MB.! Page Frame (Seitenrahmen) = Physischer Speicherbereich, der eine Seite aufnimmt, Größe = Seitengröße.! Page Hit Seite ist im Hauptspeicher vorhanden.! Page Miss (Seitenfehler) Seite ist nur im Massenspeicher vorhanden, Nachladen in den Hauptspeicher nötig.! Working Set (Arbeitsmenge) = Menge der Seiten, mit denen ein Programm arbeitet. GRT SS2004, VL5, Kneisel 6

7 Virtueller Speicher - Beispiel! 16-Bit-Adressraum " 64kB adressierbarer Speicher.! Hauptspeicher nur 8kB.! Seitengröße 4kB! Logische Adresse aufgeteilt in " 12 Bit Offset in der Seite " 4 Bit Seitenindex. 64k 60k 56k 16k 12k 8k 4k 4k HS = Hauptspeicher, 0 0 MS = Massenspeicher, Festplatte Logischer Adressraum Hauptspeicher VL5-1 Nur bei Virtuellem Speicher Massenspeicher Ausgelagerte HS-Seiten (14) 8k GRT SS2004, VL5, Kneisel 7

8 Virtueller Speicher - Beispiel! Base Page 0-8k im HS! Zugriff auf Adresse 12k = 0x2FFF! Ohne Virtuellen Speicher: Programmabbruch.! Mit virtuellem Speicher: " Alte Seite FFF wird von HS nach MS gespeichert. " Neue Seite FFF wird im MS gesucht und " In den HS geladen " Seitentabelle wird aktualisiert. " Programm wird fortgesetzt. 64k 60k 56k 16k 12k 8k 4k 0 Logischer Adressraum VL5-2 HS = Hauptspeicher, MS = Massenspeicher, Festplatte Massenspeicher 0-FFF Ausgelagerte HS-Seiten (14) 4k 0 Hauptspeicher GRT SS2004, VL5, Kneisel 8 8k

9 Virtueller Speicher - Seitentabelle! Seitentabelle mit 16 Einträgen " Nummer der Seite als Index " 1Bit Seitenrahmennummer " 1 Present Bit Seite im HS vorhanden X Seite Present, Seitenrahmen Bei Seitenfehler wird Betriebssystem aktiv. 64k 60k 56k 16k 12k 8k 4k 0 Logischer Adressraum VL5-3 Massenspeicher 0-FFF Ausgelagerte HS-Seiten (14) 8k 4k 0 Hauptspeicher GRT SS2004, VL5, Kneisel 9

10 Virtueller Speicher Eigenschaften! Seitenfehler (Present-Bit =0) löst Trap aus. Betriebssystem lädt Seite nach.! Paging ist transparent = Das Anwendungsprogramm merkt nichts davon.! Zeitersparnis, wenn jede Seite nur bei Bedarf geladen wird ( Demand Paging ) " Am Anfang kann der HS leer sein.! Seitentabelle enthält auch Verwaltungsinformationen: " Seite nur lesbar, " Seite verändert ( dirty ) > muß bei Auswechslung in den Speicher geschrieben werden. " Priviliegienbits wer darf die Seite beschreiben GRT SS2004, VL5, Kneisel 10

11 Virtueller Speicher Probleme! Wenn eine neue Seite geladen wird, muß eine alte ausgelagert werden.! Typischerweise die älteste ( least recently used, LRU- Algorithmus)! Bei Arbeitsmenge größer als der Hauptspeicher, die zyklisch benutzt wird, versagt der Ersetzungsalgorithmus.! Leistung sinkt dramatisch bis zum Stillstand (z.b.win3.1)! Sogenanntes Thrashing ( hin und her zappeln, schütteln, prügeln ) GRT SS2004, VL5, Kneisel 11

12 Paging Beispiel Pentium! Schema nach IBM S/370! 32-Bit logische, lineare Adresse " 10 Bit adressieren Eintrag im Page Table Directory " 10 Bit adressieren Eintrag in der Page Table " 12 Bit adressieren Offset in der Page " Bild VL5-4! Seitentabelle mit 1k Einträgen von je 4Byte.! Einträge in der Seitentabelle enthalten Rahmennummer, Verwaltungsinformationen. GRT SS2004, VL5, Kneisel 12

13 Paging Beispiel Pentium Bild VL5-4 GRT SS2004, VL5, Kneisel 13

14 Paging Beispiel Pentium (Fs.)! Warum zweistufige Abbildung?! Zur Beschleunigung der Übersetzung existiert ein Translation Lookaside Buffer (TLB) "Zwischenspeicher für die letzten Übersetzungen > spart Zeit. "Assoziativspeicher (inhaltsadressiert) GRT SS2004, VL5, Kneisel 14

15 Segmentierung! Technik zur Bereitstellung mehrerer Adressräume nicht verwechseln mit Virtuellem Speicher. " Verschiedene Adressräume erleichtern Verwaltung verschiedener Datenstrukturen.! Eigenschaften: " Lineare Adresse wird aus Segment und Offset gebildet: Lineare Adresse = (Segment SHL 16)+ Offset ( bei Intel) " Segmente können verschieden groß sein. " Segmentierung nicht transparent für den Programmierer. " Implementierung durch! Swapping Auslagerung ganzer Segmente auf Massenspeicher.! Paging Zusammensetzung aus Seiten, Auslagerung von Seiten, " d.h. Kombination mit Virtuellem Speicher möglich. Bild VL5-5 GRT SS2004, VL5, Kneisel 15

16 Bild VL5-5 Kombination von segmentiertem und Virtuellem Speicher Quelle: IBM S/390 POP, 1996 GRT SS2004, VL5, Kneisel 16

17 Cache - Motivation! Lokalitätsprinzip = Programme greifen häufig auf nahe beieinanderliegende Daten zu. " Beispiele: Programmcode, Datenströme, Datenbanken, Algebraische Berechnungen.! Blockzugriffe auf Speicher sind günstiger.! Z.B. PCI-Burst Lesen Schreiben ! Folge: " Nicht alle Daten müssen ständig vorgehalten werden. " Kleiner, schneller Speicher enthält aktuelle Daten. " Bei Bedarf Nachladen durch Sammelzugriffe auf den größeren, langsameren Speicher. GRT SS2004, VL5, Kneisel 17

18 Cache - Definition! Kleiner, schneller Zwischenspeicher, der gerade benötigten Teil von Daten vorhält.! An vielen Stellen eingesetzt: " Prozessorcache " Dateisystemcache " Browser-Seiten-Cache! versteckt die (frz. cacher, verstecken ) Langsamkeit des hinterliegenden Speichers. GRT SS2004, VL5, Kneisel 18

19 Cache - Prinzipschaltung! Cache-Steuerung entscheidet, woher die Daten genommen werden. CPU Cache Hauptspeicher Cachecontroller Bild VL5-6 GRT SS2004, VL5, Kneisel 19

20 Cache - Begriffe! Cache-Hit (Cachetreffer) = Daten sind im Cache vorhanden.! Cache-Miss (Cache-Fehlschlag) = Daten sind nicht im Cache vorhanden.! Hitrate = Durchschnittshäufigkeit eines Cachetreffers! Hitrate = Anzahl Treffer / Anzahl Speicherzugriffe! Cacheable Area = Adressraum, der vom Cache abgedeckt wird.! Cache-Line (Cachezeile) = Organisationseinheit im Cache. " stets mehrere Worte gespeichert, z.b. heute typisch 256 Bit. GRT SS2004, VL5, Kneisel 20

21 Cache - Kriterien! Größe! Platz in der Speicherhierarchie L1, L2..! Verhalten " Write-Through, Write-Back " Write (Miss) Allocation, direktes Schreiben! Aufteilung " Gemeinsam, getrennt für Daten und Code! Organisation " Direkt abgebildet, n-fach oder voll assoziativ GRT SS2004, VL5, Kneisel 21

22 Cache Hierarchie und Größe! Cache-Prinzip kann mehrfach angewandt werden. " Großer Cache braucht Platz > weiter vom Prozessor entfernt > Zugriff langsamer. " Abhilfe: kleinerer Cache direkt neben der Fetch-Einheit auf dem Prozessor > L1-Cache! Einteilung in Cache-Ebenen ( Level )! L1= Level1 typisch 8kB..64kB(Thunderbird)! L2 typisch 256kB...1MB! L3 z.t. bei Großrechnern IBM z-series! Cache-Größe über 1MB bringt wenig Erhöhung der Trefferrate, typisch Hitrate(1MB) > 90% GRT SS2004, VL5, Kneisel 22

23 Cache - Verhalten! Zwei unterschiedliche Arten beim Schreiben: " Write-Through (Durchschreiben) = Daten werden direkt in den Hauptspeicher geschrieben! Cache wird nur beim Lesen benutzt.! Einfache Implementierung, aber höhere Buslast, Verbesserung durch Puffern ( Buffered Write-Through, i486) " Write-Back (Zurückschreiben) = Daten werden im Cache geändert.! Zeile wird als geändert ( dirty ) markiert. (heute üblich)! Write Allocation = Bei Schreibfehlschlag werden die Daten in den Cache geladen und dort aktualisiert. " Gegenteil:Nur in den Hauptspeicher schreiben. Bei Read-Miss allgemein Read-Through = Daten in Cache und Hauptspeicher werden auf einmal aktualisiert. GRT SS2004, VL5, Kneisel 23

24 Cache - Aufteilung! Zwei Möglichkeiten: "Gemeinsamer ( unified ) Cache für Daten und Instruktionen. "Getrennter ( split Cache ) Cache für Daten und Instruktionen.! Häufig bei superskalaren oder RISC-Prozessoren, um Pipeline-Konflikte zu vermeiden.! Gekoppelt mit Harvard-Architektur. GRT SS2004, VL5, Kneisel 24

25 Cache - Organisation! Direkt abgebildet ( direct mapped ) = Zeilennummer der Cachezeile entspricht direkt dem Adressoffset der Speicherstelle im Hauptspeicher. " Speicherstelle im Hauptspeicher kann nur in genau eine Cache-Zeile geladen werden.! Vollassoziativ = Kein Bezug zwischen Cache-Zeilennummer und Adressoffset der Speicherstelle im Hauptspeicher. " Speicherstelle im Hauptspeicher kann in jede Cachezeile geladen werden. " Cache enthält Hauptspeicheradresse als zusätzlichen Teil der Cachezeile. " Cache-Zeile wird über den Inhalt adressiert > assoziativ.! N-fach assoziativ = Mischform, Hauptspeicherstelle kann in N Cachezeilen geladen werden. GRT SS2004, VL5, Kneisel 25

26 Direct-mapped Cache! Cachezeile entspricht direkt dem Adressoffset im Hauptspeicher (niedrigstwertige Bits der HS- Adresse)! Cache paßt m-mal in den Hauptspeicher (bzw. Cacheable Area) " m = HS-Größe / Cachegröße! Um den gesamten HS puffern zu können, muß der Cachezeile ein Merker t ( Tag ) mitgegeben werden, aus welchem Teil des HS die gepufferte Zeile stammt. 0 <= t <= m-1 GRT SS2004, VL5, Kneisel 26

27 VL5-7: Direktabgebildeter Cache Adresse vom Prozessor Hauptspeicher, 16MB Rest Tag Offset 64kB 14 Bit Direkte Adressierung D0 0F D0 0Fh Tag FFh Zeile 01h FFh Tag CA FE BA BEh D0 0F D0 0Fh Datenbereich, 64kB Cache CA FE BA BEh 64kB 64kB Adr. FF0004h Adr. 01FFF8h Tag 01h Tag 00h GRT SS2004, VL5, Kneisel 27

28 Direktabgebildeter Cache, Beispiel 1.Cachecontroller empfängt Adresse vom Prozessor. 2. Direkte Adressierung über Zeile = 0001h 3. Vergleich des Tags der Cachezeile mit dem der angeforderten Adresse. FF=FF > Hit! 00FF0004h Rest Tag Offset Zeile 01h FFh Tag 14 Bit 0 CA FE BA BEh D0 0F D0 0Fh Datenbereich, 64kB Cache Hauptspeicher, 16MB 64kB D0 0F D0 0Fh CA FE BA BEh 64kB 64kB Tag FFh Adr. FF0004h Adr. 01FFF8h Tag 01h Tag 00h GRT SS2004, VL5, Kneisel 28

29 VL5-8: Vollassoziativer Cache Adresse vom Prozessor Hauptspeicher, 16MB Rest Tag BE 22 Bit D0 0F D0 0Fh Paralleler Inhaltsvergleich mit allen Einträgen Adr. FF0004h = Tag 3FC001h 007FFEh 3FC001h CA FE BA BEh D0 0F D0 0Fh CA FE BA BEh Adr. 01FFF8h = Tag 007FFEh Tag, 256 Einträge Datenbereich, 1kB Cache GRT SS2004, VL5, Kneisel 29

30 VL5-9: 2-fach assoziativer Cache Adresse vom Prozessor Rest Tag Offset h 1FFh 13 Bit Direkte Adressierung, dann Vergleich mit beiden Tags (Lesen) bzw. Auswahl eines Eintrags (Schreiben) 0 CA FE BA BEh D0 0F D0 0Fh D0 0F D0 0Fh Hauptspeicher, 16MB 32kB D0 0F D0 0Fh CA FE BA BEh 32kB Tag 1FFh Adr. FF8004h Adr. 01FFF8h Tag 01h Zeile Tag Datenbereich, 2x32kB Cache 32kB Tag 00h GRT SS2004, VL5, Kneisel 30

31 Cache Organisation, Vergleich! Direkt abgebildeter Cache " Unaufwendig zu implementieren.! Kleinere RAM-Speicher " Thrashing kann auftreten, wenn zwei HS-Adressen gepuffert werden, die um die Cachegröße auseinanderliegen.! Vollassoziativer Cache " Aufwendige Implementierung! Großes Tag-RAM. Für jede Zeile ein Komparator nötig zum assoziativen Vergleich! " Immun gegen Thrashing! Simulationen zeigen, daß 2- bis 4-fach assoziative Cachespeicher optimale Ergebnisse bringen. GRT SS2004, VL5, Kneisel 31

32 Cache - Verschiedenes! Kohärenzsicherung "Wichtig in Multiprozessorsystemen " Snooping -Protokolle "MESI-Protokoll (Modified, Exclusive, Shared, Invalid)! Non-Cacheable Bereiche: "Z.B. Grafikspeicher, Speicher für Interprozesskommunikation GRT SS2004, VL5, Kneisel 32

33 Cache - Aufgaben! Welche Rolle spielt die Zeilengröße für die Cachewirkung? Beim D- Cache, beim I-Cache?! Gegeben: " System1: Cache mit Hitrate=0,95. Cache-Zugriff dauert 1 Prozessortakt. Hauptspeicherzugriff dauert 3 Prozessortakte. " System2: Gesamter Hauptspeicher mit nur 1 Takt Zugriffszeit. " Welches Verhältnis der Leistungen?! Prozessor mit 50 MIPS, Befehlslänge 4Byte. Hauptspeicher 128MB, Cacheable Area = 64 MB. 1MB-L2-Cache, direkt abgebildet, mit 8 Byte Zeilenlänge. Speicherschnittstelle entspricht Cachebreite. " Wie breit (in Bits) und wie groß ist das Tag-RAM? " Wie hoch ist die Speicherbandbreite? GRT SS2004, VL5, Kneisel 33

34 Speicherhierarchie! Cache und Virtueller Speicher sind beide Lösungen für das Speicherproblem, nur auf verschiedenen Ebenen.! Speicher verschiedener Größe und Geschwindigkeit bilden eine Hierarchie: " Register " Cache, L1, L2.. " Hauptspeicher " Massenspeicher Festplatte " Sicherungsspeicher CR-ROM, Bandlaufwerk... GRT SS2004, VL5, Kneisel 34

Tutorium Rechnerorganisation

Tutorium Rechnerorganisation Woche 10 Tutorien 3 und 4 zur Vorlesung Rechnerorganisation 1 Christian A. Mandery: KIT Universität des Landes Baden-Württemberg und nationales Grossforschungszentrum in der Helmholtz-Gemeinschaft www.kit.edu

Mehr

Paging. Einfaches Paging. Paging mit virtuellem Speicher

Paging. Einfaches Paging. Paging mit virtuellem Speicher Paging Einfaches Paging Paging mit virtuellem Speicher Einfaches Paging Wie bisher (im Gegensatz zu virtuellem Speicherkonzept): Prozesse sind entweder ganz im Speicher oder komplett ausgelagert. Im Gegensatz

Mehr

Technische Informatik II Wintersemester 2002/03 Sommersemester 2001. Heiko Holtkamp Heiko@rvs.uni-bielefeld.de

Technische Informatik II Wintersemester 2002/03 Sommersemester 2001. Heiko Holtkamp Heiko@rvs.uni-bielefeld.de Technische Informatik II Wintersemester 2002/03 Sommersemester 2001 Heiko Holtkamp Heiko@rvs.uni-bielefeld.de Speicher ist eine wichtige Ressource, die sorgfältig verwaltet werden muss. In der Vorlesung

Mehr

Virtueller Speicher. SS 2012 Grundlagen der Rechnerarchitektur Speicher 44

Virtueller Speicher. SS 2012 Grundlagen der Rechnerarchitektur Speicher 44 Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 44 Die Idee Virtuelle Adressen Prozess 1 Speicherblock 0 Speicherblock 1 Speicherblock 2 Speicherblock 3 Speicherblock 4 Speicherblock

Mehr

Linux Paging, Caching und Swapping

Linux Paging, Caching und Swapping Linux Paging, Caching und Swapping Inhalte Paging Das Virtuelle Speichermodell Die Page Table im Detail Page Allocation und Page Deallocation Memory Mapping & Demand Paging Caching Die verschiedenen Caches

Mehr

Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur

Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur Themen heute Besprechung des 8. Übungsblattes Einführung in Caches Cache-Organisation Cache-Ersetzungsstrategien Aufgaben (an der Tafel) Testklausur Besprechung des 8. Übungsblattes Aufgabe 2.6. In diesem

Mehr

Wie groß ist die Page Table?

Wie groß ist die Page Table? Wie groß ist die Page Table? Im vorigen (typischen) Beispiel verwenden wir 20 Bits zum indizieren der Page Table. Typischerweise spendiert man 32 Bits pro Tabellen Zeile (im Vorigen Beispiel brauchten

Mehr

Einführung in die technische Informatik

Einführung in die technische Informatik Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris Betriebssysteme Aufgaben Management von Ressourcen Präsentation einer einheitlichen

Mehr

Memory Management. Peter Puschner Institut für Technische Informatik peter@vmars.tuwien.ac.at

Memory Management. Peter Puschner Institut für Technische Informatik peter@vmars.tuwien.ac.at Memory Management Peter Puschner Institut für Technische Informatik peter@vmars.tuwien.ac.at 1 Speicherverwaltung Effektive Aufteilung und Verwaltung des Arbeitsspeichers für BS und Programme Anforderungen

Mehr

Technische Informatik I. Übung 3 Speicherhierarchie. v t d 0 d 1 d 2 d 3 0 1 2 3. Technische Informatik I Übung 3. Technische Informatik I Übung 3

Technische Informatik I. Übung 3 Speicherhierarchie. v t d 0 d 1 d 2 d 3 0 1 2 3. Technische Informatik I Übung 3. Technische Informatik I Übung 3 Institut für Kommunikationsnetze und Rechnersysteme Technische Informatik I Paul J. Kühn, Matthias Meyer Übung 3 Speicherhierarchie Inhaltsübersicht Aufgabe 3.1 Daten-Cache Aufgabe 3.2 Virtueller Speicher

Mehr

Speicherverwaltung (Swapping und Paging)

Speicherverwaltung (Swapping und Paging) Speicherverwaltung (Swapping und Paging) Rückblick: Segmentierung Feste Einteilung des Speichers in einzelne Segmente 750k 0 Rückblick: Segmentierung Feste Einteilung des Speichers in einzelne Segmente

Mehr

wichtigstes Betriebsmittel - neben dem Prozessor: Speicher

wichtigstes Betriebsmittel - neben dem Prozessor: Speicher Speicherverwaltung Aufgaben der Speicherverwaltung wichtigstes Betriebsmittel - neben dem Prozessor: Speicher Sowohl die ausführbaren Programme selbst als auch deren Daten werden in verschiedenen Speicherbereichen

Mehr

Speicher Virtuelle Speicherverwaltung. Speicherverwaltung

Speicher Virtuelle Speicherverwaltung. Speicherverwaltung Speicherverwaltung Die Speicherverwaltung ist derjenige Teil eines Betriebssystems, der einen effizienten und komfortablen Zugriff auf den physikalischen Arbeitsspeicher eines Computer ermöglicht. Je nach

Mehr

Linker: Adreßräume verknüpfen. Informationen über einen Prozeß. Prozeß-Erzeugung: Verwandtschaft

Linker: Adreßräume verknüpfen. Informationen über einen Prozeß. Prozeß-Erzeugung: Verwandtschaft Prozeß: drei häufigste Zustände Prozeß: anatomische Betrachtung jeder Prozeß verfügt über seinen eigenen Adreßraum Sourcecode enthält Anweisungen und Variablen Compiler überträgt in Assembler bzw. Binärcode

Mehr

Übung zu Einführung in die Informatik # 10

Übung zu Einführung in die Informatik # 10 Übung zu Einführung in die Informatik # 10 Tobias Schill tschill@techfak.uni-bielefeld.de 15. Januar 2016 Aktualisiert am 15. Januar 2016 um 9:58 Erstklausur: Mi, 24.02.2016 von 10-12Uhr Aufgabe 1* a),

Mehr

Technische Informatik 2 Speichersysteme, Teil 3

Technische Informatik 2 Speichersysteme, Teil 3 Technische Informatik 2 Speichersysteme, Teil 3 Prof. Dr. Miroslaw Malek Sommersemester 2004 www.informatik.hu-berlin.de/rok/ca Thema heute Virtueller Speicher (Fortsetzung) Translation Lookaside Buffer

Mehr

Grundlagen der Rechnerarchitektur

Grundlagen der Rechnerarchitektur Grundlagen der Rechnerarchitektur Speicher Übersicht Speicherhierarchie Cache Grundlagen Verbessern der Cache Performance Virtueller Speicher SS 2012 Grundlagen der Rechnerarchitektur Speicher 2 Speicherhierarchie

Mehr

Lösungsvorschlag zur 5. Übung

Lösungsvorschlag zur 5. Übung Prof. Frederik Armknecht Sascha Müller Daniel Mäurer Grundlagen der Informatik 3 Wintersemester 09/10 Lösungsvorschlag zur 5. Übung 1 Präsenzübungen 1.1 Schnelltest a) Welche Aussagen über Caches sind

Mehr

, SS2012 Übungsgruppen: Do., Mi.,

, SS2012 Übungsgruppen: Do., Mi., VU Technische Grundlagen der Informatik Übung 7: Speicher und Peripherie 183.579, SS2012 Übungsgruppen: Do., 31.05. Mi., 06.06.2012 Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung

Mehr

Übung zu Grundlagen der Betriebssysteme. 13. Übung 22.01.2012

Übung zu Grundlagen der Betriebssysteme. 13. Übung 22.01.2012 Übung zu Grundlagen der Betriebssysteme 13. Übung 22.01.2012 Aufgabe 1 Fragmentierung Erläutern Sie den Unterschied zwischen interner und externer Fragmentierung! Als interne Fragmentierung oder Verschnitt

Mehr

Anbindung zum Betriebssystem (BS)

Anbindung zum Betriebssystem (BS) 5.1 Einleitung Anbindung zum Betriebssystem (BS) Aufgaben BS Schnittstelle zur Hardware Sicherstellung des Betriebs mit Peripherie Dienste erfüllen für Benutzung Rechner durch Verwaltung der Ressourcen

Mehr

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl Übung zur Vorlesung Grundlagen Betriebssysteme und Systemsoftware (Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl (gbs-ws11@mailschlichter.informatik.tu-muenchen.de) http://www11.in.tum.de/veranstaltungen/grundlagenbetriebssystemeundsystemsoftwarews1112

Mehr

1. Speicher. Typische Nutzung eines Adreßraums. Systemsoftware. Textbereich relativ klein. Sehr großer Abstand zwischen Heap und Stack

1. Speicher. Typische Nutzung eines Adreßraums. Systemsoftware. Textbereich relativ klein. Sehr großer Abstand zwischen Heap und Stack 1. Speicher 1 Typische Nutzung eines Adreßraums Textbereich relativ klein Sehr großer Abstand zwischen Heap und Stack Keine Verunreinigungen durch: E/A-Bereiche nicht bestückte Adreßbereiche fremde Kontrollflüsse

Mehr

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 UNIVERSITÄT LEIPZIG Enterprise Computing Einführung in das Betriebssystem z/os Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 Verarbeitungsgrundlagen Teil 2 Virtual Storage el0100 copyright

Mehr

183.579, WS2012 Übungsgruppen: Mo., 07.01. Do., 10.01.2013

183.579, WS2012 Übungsgruppen: Mo., 07.01. Do., 10.01.2013 VU Technische Grundlagen der Informatik Übung 7: Speicher, Peripherie 183.579, WS2012 Übungsgruppen: Mo., 07.01. Do., 10.01.2013 Aufgabe 1: Ihre Kreativität ist gefragt! Um die Qualität der Lehrveranstaltung

Mehr

Kapitel 9 Hauptspeicherverwaltung

Kapitel 9 Hauptspeicherverwaltung Kapitel 9 Hauptspeicherverwaltung Einführung: Speicher als Betriebsmittel Speicherkapazität wächst ständig ein PC heute hat 1000 mal soviel Speicher wie 1965 der größte Computer der Welt Anwendungsprogramme

Mehr

Kapitel VI. Speicherverwaltung. Speicherverwaltung

Kapitel VI. Speicherverwaltung. Speicherverwaltung Kapitel VI Speicherverwaltung 1 Speicherverwaltung Computer exekutiert Programme (mit Daten) im Hauptspeicher. Hauptspeicher: Großes Array von Wörtern (1 oder mehrere Bytes) Jedes Wort hat eine eigene

Mehr

Grundlagen der Informatik III

Grundlagen der Informatik III Grundlagen der Informatik III WS 2009 / 2010 [Folien basierend auf VL von Prof. Eckert, WS 07/08, und von Prof. Fellner WS 08/09] Prof. Dr. rer. nat. Frederik Armknecht Sascha Müller Daniel Mäurer Fachbereich

Mehr

Vorlesung Rechnerarchitektur. Speicher V 1.2

Vorlesung Rechnerarchitektur. Speicher V 1.2 Speicher V 1.2 Speicheranbindung früher und heute Bei der MU0 wurde der Speicher in einem Taktzyklus gelesen und geschrieben Dieses Verhalten war für ältere Rechner charakteristisch und stimmt auch noch

Mehr

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung. Maren Bennewitz

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung. Maren Bennewitz Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung Maren Bennewitz Version 5.2.214 1 Inhalt Vorlesung Aufbau einfacher Rechner Überblick: Aufgabe, Historische Entwicklung, unterschiedliche Arten von

Mehr

4.3 Hintergrundspeicher

4.3 Hintergrundspeicher 4.3 Hintergrundspeicher Registers Instr./Operands Cache Blocks Memory Pages program 1-8 bytes cache cntl 8-128 bytes OS 512-4K bytes Upper Level faster Disk Tape Files user/operator Mbytes Larger Lower

Mehr

Cache. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011

Cache. Dr.-Ing. Volkmar Sieh. Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 Cache Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2011 Cache 1/53 2012-02-29 Einleitung Hauptspeicherzugriffe sind langsam die

Mehr

1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3

1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3 1. Übersicht zu den Prozessorfamilien 2 2. Grundlagen der Rechnerorganisation 3 2.1. Aufbau eines Rechners in Ebenen 3 2.2. Die Ebene der elektronischen Bauelemente 5 2.3. Die Gatterebene 5 2.3.1 Einfache

Mehr

4.2 Verbesserung der Leistungsfähigkeit von Caches

4.2 Verbesserung der Leistungsfähigkeit von Caches 12 4.2 Verbesserung der Leistungsfähigkeit von Caches Peter Marwedel Informatik 12 TU Dortmund 2014/05/02 Cache-Performanz Bewertungsmaß für die Leistungsfähigkeit einer Speicherhierarchie: Mittlere Zugriffszeit

Mehr

G. Caches. G.1.1 Kontext & Orientierung

G. Caches. G.1.1 Kontext & Orientierung G.1.1 Kontext & Orientierung G. Caches Caches sind kleine, aber schnelle Zwischen- bzw. Pufferspeicher. Assoziative Adressierung anstelle von direkter Adressierung. Für Code, Daten & virtuelle Adressen.

Mehr

(Prüfungs-)Aufgaben zum Thema Speicherverwaltung

(Prüfungs-)Aufgaben zum Thema Speicherverwaltung (Prüfungs-)Aufgaben zum Thema Speicherverwaltung 1) Ein Betriebssystem mit virtueller Speicherverwaltung arbeite mit 32 Bit langen virtuellen Adressen einer Seitengröße von 4KB zweistufigem Paging, wobei

Mehr

Betriebssysteme I WS 2013/2014. Betriebssysteme / verteilte Systeme rolanda.dwismuellera@duni-siegena.de Tel.: 0271/740-4050, Büro: H-B 8404

Betriebssysteme I WS 2013/2014. Betriebssysteme / verteilte Systeme rolanda.dwismuellera@duni-siegena.de Tel.: 0271/740-4050, Büro: H-B 8404 Betriebssysteme I WS 213/214 Betriebssysteme / verteilte Systeme rolanda.dwismuellera@duni-siegena.de Tel.: 271/74-45, Büro: H-B 844 Stand: 2. Januar 214 Betriebssysteme / verteilte Systeme Betriebssysteme

Mehr

8. Swapping und Virtueller Speicher

8. Swapping und Virtueller Speicher 8. Swapping und Virtueller Speicher Der physikalische Adreßraum wird weiter abgebildet auf Arbeitsspeicher und Plattenspeicher. Prozesse (deren benutzte Seiten) die nicht laufen (und bald nicht laufen)

Mehr

Technische Informatik 2 Speichersysteme, Teil 2

Technische Informatik 2 Speichersysteme, Teil 2 Technische Informatik 2 Speichersysteme, Teil 2 Prof. Dr. Miroslaw Malek Sommersemester 2009 www.informatik.hu-berlin.de/rok/ca Thema heute Virtueller Speicher Virtueller Seitenspeicher Seitenregister

Mehr

Grundlagen von Caching-Mechanismen beim Zusammenspiel von Mikroprozessor und Betriebssystem. Klaus Kusche Dezember 2015

Grundlagen von Caching-Mechanismen beim Zusammenspiel von Mikroprozessor und Betriebssystem. Klaus Kusche Dezember 2015 Grundlagen von Caching-Mechanismen beim Zusammenspiel von Mikroprozessor und Betriebssystem Klaus Kusche Dezember 2015 Inhalt Ziele & Voraussetzungen Grundidee & Beispiele von Caches Bedeutung effizienter

Mehr

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13

Enterprise Computing Einführung in das Betriebssystem z/os. Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 UNIVERSITÄT LEIPZIG Enterprise Computing Einführung in das Betriebssystem z/os Prof. Dr. Martin Bogdan Prof. Dr.-Ing. Wilhelm G. Spruth WS2012/13 Verarbeitungsgrundlagen Teil 4 Cache el0100 copyright W.

Mehr

Kapitel 6 Speicherverwaltung Seite 1 zum Teil nach: Silberschatz&Galbin, Operating System Concepts, Addison-Wesley)

Kapitel 6 Speicherverwaltung Seite 1 zum Teil nach: Silberschatz&Galbin, Operating System Concepts, Addison-Wesley) Kapitel 6 Speicherverwaltung Seite 1 6 Speicherverwaltung 6.1 Hintergrund Ein Programm muß zur Ausführung in den Hauptspeicher gebracht werden und in die Prozeßstruktur eingefügt werden. Dabei ist es in

Mehr

Rechnerarchitektur. Vorlesungsbegleitende Unterlagen. WS 2003/2004 Klaus Waldschmidt

Rechnerarchitektur. Vorlesungsbegleitende Unterlagen. WS 2003/2004 Klaus Waldschmidt Rechnerarchitektur Vorlesungsbegleitende Unterlagen WS 2003/2004 Klaus Waldschmidt Teil 15 Speicherhierarchie und s Seite 1 Speicherhierarchie: Der Speicherraum wird in einzelne Schichten unterteilt, die

Mehr

Betriebssysteme (BTS)

Betriebssysteme (BTS) .Vorlesung Betriebssysteme (BTS) Christian Baun cray@unix-ag.uni-kl.de Hochschule Mannheim Fakultät für Informatik Institut für Betriebssysteme..007 Organisatorisches zur Übung Verteilung auf die beiden

Mehr

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung. Maren Bennewitz

Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung. Maren Bennewitz Systeme I: Betriebssysteme Kapitel 8 Speicherverwaltung Maren Bennewitz Version 13.2.213 1 Inhalt Vorlesung Aufbau einfacher Rechner Überblick: Aufgabe, Historische Entwicklung, unterschiedliche Arten

Mehr

CA Übung 30.01.2006. Christian kann heute nicht kommen => ich bin heute da, Christian das nächste Mal wieder

CA Übung 30.01.2006. Christian kann heute nicht kommen => ich bin heute da, Christian das nächste Mal wieder CA Übung 30.01.2006 Hallo zusammen! Christian kann heute nicht kommen => ich bin heute da, Christian das nächste Mal wieder Adrian Schüpbach: scadrian@student.ethz.ch Christian Fischlin: cfischli@student.ethz.ch

Mehr

Vorlesung 14 Speichersysteme (2)

Vorlesung 14 Speichersysteme (2) D - CA - XIV - MH - 1 HUMBOLDT-UNIVERSITÄT ZU BERLIN INSTITUT FÜR INFORMATIK Vorlesung 14 Speichersysteme (2) Sommersemester 2003 Leitung: Prof. Dr. Miroslaw Malek D - CA - XIV - MH - 2 SPEICHERSYSTEME

Mehr

Vorlesung "Struktur von Mikrorechnern" (CBS)

Vorlesung Struktur von Mikrorechnern (CBS) 5 Entwicklung der Prozessorarchitekturen 5.1 Intel Prozessorenreihe i86 5.1.1 8088 und 8086 Prozessoren 5.1.3 80386 Prozessoren 5.1.5 Pentium Prozessoren 5.2 Vergleich von Prozessorarchitekturen unterschiedlicher

Mehr

8.1. Klassifikation von Speichern

8.1. Klassifikation von Speichern Kapitel 8 - Speicherorganisation Seite 171 Kapitel 8 Speicherorganisation 8.1. Klassifikation von Speichern Es gibt zwei große Gruppen von Speichern: Halbleiterspeicher und mechanisch bewegte Speicher,

Mehr

Main Memory. Hauptspeicher. Memories. Speichermodule. SIMM: single inline memory module 72 Pins. DIMM: dual inline memory module 168 Pins

Main Memory. Hauptspeicher. Memories. Speichermodule. SIMM: single inline memory module 72 Pins. DIMM: dual inline memory module 168 Pins 5 Main Memory Hauptspeicher Memories 2 Speichermodule SIMM: single inline memory module 72 Pins DIMM: dual inline memory module 68 Pins 3 Speichermodule 4 Speichermodule 5 Speichermodule 6 2 Hauptspeicher

Mehr

8 Cache. 8.1 Motivation. 8.1 Motivation 335

8 Cache. 8.1 Motivation. 8.1 Motivation 335 8.1 Motiation 335 8 Cache 8.1 Motiation Pipelining-Register werden gleichzeitig getaktet. Dadurch wird die Performance eines Pipelining-Systems on der langsamsten Stufe bestimmt. BD- und ES-Phase können

Mehr

Übung 4 - Betriebssysteme I

Übung 4 - Betriebssysteme I Prof. Dr. Th. Letschert FB MNI 9. Juni 2002 Übung 4 - Betriebssysteme I Aufgabe 1 1. Erläutern Sie die Begriffe der transparent und der virtuell mit ihrer in der Informatik üblichen Bedeutung. 2. Wie werden

Mehr

Echtzeit-Multitasking

Echtzeit-Multitasking Technische Informatik Klaus-Dieter Thies Echtzeit-Multitasking Memory Management und System Design im Protected Mode der x86/pentium-architektur. Shaker Verlag Aachen 2002 Die Deutsche Bibliothek - CIP-Einheitsaufnahme

Mehr

Besprechung der Probeklausur Übungsscheine, inoffizielle Evaluation Übungsaufgaben Noch Fragen?

Besprechung der Probeklausur Übungsscheine, inoffizielle Evaluation Übungsaufgaben Noch Fragen? Themen heute Besprechung der Probeklausur Übungsscheine, inoffizielle Evaluation Übungsaufgaben Noch Fragen? Besprechung der Probeklausur Probeklausur wird jetzt ausgeteilt Notenschlüssel: 45 37,5 Punkte:

Mehr

Speicher Typen. TI-Übung 5. Speicher SRAM. Speicher DRAM. SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Speicher, Caches

Speicher Typen. TI-Übung 5. Speicher SRAM. Speicher DRAM. SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Speicher, Caches Speicher Typen TI-Übung 5 Speicher, Caches Andreas I. Schmied (andreas.schmied@uni-ulm.de) AspectIX-Team Abteilung Verteilte Systeme Universität Ulm WS2005 SRAM vs. DRAM (EEP)ROM, NV-RAM, Flash,... Charakteristik

Mehr

Einführung in die Systemprogrammierung

Einführung in die Systemprogrammierung Einführung in die Systemprogrammierung Caches in der Praxis Prof. Dr. Christoph Reichenbach Fachbereich 12 / Institut für Informatik 17. Juli 2015 Cache-Architektur Mehrere Cache-Stufen, z.b.: Speicherplatz

Mehr

Verbesserung der Leistungsfähigkeit von Caches

Verbesserung der Leistungsfähigkeit von Caches 12 Verbesserung der Leistungsfähigkeit von Caches Peter Marwedel Informatik 12 TU Dortmund 2013/05/20 Verbesserung der Leistungsfähigkeit von Caches ($,, ): Übersicht Beeinflussende Größen (Kapitel 5.2,

Mehr

Universität Bielefeld Technische Fakultät AG Rechnernetze und verteilte Systeme. Vorlesung 4: Memory. Wintersemester 2001/2002. Peter B.

Universität Bielefeld Technische Fakultät AG Rechnernetze und verteilte Systeme. Vorlesung 4: Memory. Wintersemester 2001/2002. Peter B. Universität Bielefeld Technische Fakultät AG Rechnernetze und verteilte Systeme Vorlesung 4: Memory Peter B. Ladkin Address Translation Die Adressen, die das CPU benutzt, sind nicht identisch mit den Adressen,

Mehr

Betriebssysteme. Dipl.-Ing.(FH) Volker Schepper

Betriebssysteme. Dipl.-Ing.(FH) Volker Schepper Speicherverwaltung Real Mode Nach jedem starten eines PC befindet sich jeder x86 (8086, 80386, Pentium, AMD) CPU im sogenannten Real Mode. Datenregister (16Bit) Adressregister (20Bit) Dadurch lassen sich

Mehr

5.6 Segmentierter virtueller Speicher

5.6 Segmentierter virtueller Speicher 5.6 Segmentierter virtueller Speicher Zur Erinnerung: Virtueller Speicher ermöglicht effiziente und komfortable Nutzung des realen Speichers; Sharing ist problematisch. Segmentierung erleichtert Sharing,

Mehr

Grundlagen der Rechnerarchitektur. Ein und Ausgabe

Grundlagen der Rechnerarchitektur. Ein und Ausgabe Grundlagen der Rechnerarchitektur Ein und Ausgabe Übersicht Grundbegriffe Hard Disks und Flash RAM Zugriff auf IO Geräte RAID Systeme SS 2012 Grundlagen der Rechnerarchitektur Ein und Ausgabe 2 Grundbegriffe

Mehr

Grundlagen der Informatik III Wintersemester 2010/2011

Grundlagen der Informatik III Wintersemester 2010/2011 Grundlagen der Informatik III Wintersemester 2010/2011 Wolfgang Heenes, Patrik Schmittat 6. Aufgabenblatt mit Lösungsvorschlag 06.12.2010 Hinweis: Der Schnelltest und die Aufgaben sollen in den Übungsgruppen

Mehr

Memory Management Units in High-Performance Processors

Memory Management Units in High-Performance Processors Memory Management Units in High-Performance Processors Ausgewählte Themen in Hardwareentwurf und Optik Seminar Universität Mannheim LS Rechnerarchitektur - Prof. Dr. U. Brüning WS 2003/2004 Frank Lemke

Mehr

Teil IX. Adressraum und Arbeitsspeicher

Teil IX. Adressraum und Arbeitsspeicher Teil IX Adressraum und Arbeitsspeicher wosch SS 2005 SOS1 IX-1 Überblick 11 Adressraum Adressraum Physikalischer Adressraum Logischer Adressraum Virtueller Adressraum Zusammenfassung Arbeitsspeicher Speicherzuteilung

Mehr

Organisation von Caches Verteilte u. parallele Systeme II

Organisation von Caches Verteilte u. parallele Systeme II Autor: Christoph Ersfeld Seminararbeit zur Veranstaltung verteilte und parallele Systeme II - Prof. Dr. R. Berrendorf 7. Semester WS 2002/2003 Stand: 8. Dezember 2002 Inhaltsverzeichnis Abbildungsverzeichnis

Mehr

5.5 Virtueller Speicher

5.5 Virtueller Speicher 5.5 Virtueller Speicher Wenn der reale Speicher sogar für einzelne Prozesse zu klein ist : Virtueller Speicher (virtual memory), ist beliebig groß, nimmt alle Prozesse auf, ist in gleichgroße Teile Seiten

Mehr

1. Von-Neumann-Architektur (7/66 Punkte)

1. Von-Neumann-Architektur (7/66 Punkte) Fakultät Informatik/Mathematik Seite 1/8 Datum: 23.12.2010 Name: Vorname: Arbeitszeit: 60 Minuten Matr.-Nr.: Hilfsmittel: alle eigenen Unterschrift: wird vom Prüfer ausgefüllt 1 2 3 4 5 6 7 8 9 Diese hat

Mehr

ggf. page fault virtuelle Adresse physikalische Adresse Hauptspeicher Seitenrahmen Register Seitentabelle logical address page number frame number

ggf. page fault virtuelle Adresse physikalische Adresse Hauptspeicher Seitenrahmen Register Seitentabelle logical address page number frame number Se 19 14:20:18 amd64 sshd[20494]: Acceted rsa or esser rom :::87.234.201.207 ort 61557 Se 19 14:27:41 amd64 syslog-ng[7653]: STATS: droed 0 Se 20 01:00:01 amd64 /usr/sbin/cron[29278]: (root) CMD (/sbin/evlogmgr

Mehr

CPU-Caches. Christian Duße. Seminar Effiziente Programmierung in C

CPU-Caches. Christian Duße. Seminar Effiziente Programmierung in C CPU-Caches Christian Duße Seminar Effiziente Programmierung in C Arbeitsbereich Wissenschaftliches Rechnen Fachbereich Informatik Fakultät für Mathematik, Informatik und Naturwissenschaften Universität

Mehr

Rechnerarchitektur und Betriebssysteme (CS201): Virtual Memory

Rechnerarchitektur und Betriebssysteme (CS201): Virtual Memory Rechnerarchitektur und Betriebssysteme (CS2): Virtual Memory 19 November 23 Prof Dr Christian Tschudin Departement Mathematik und Informatik, Universität Basel Wiederholung / Diskussion 1 Was ist ein inode?

Mehr

Konzepte von Betriebssystemkomponenten Disk-Caches und Dateizugriff

Konzepte von Betriebssystemkomponenten Disk-Caches und Dateizugriff Konzepte von Betriebssystemkomponenten Disk-Caches und Dateizugriff von Athanasia Kaisa Grundzüge eines Zwischenspeichers Verschiedene Arten von Zwischenspeicher Plattenzwischenspeicher in LINUX Dateizugriff

Mehr

Realisierung: virtueller Prozessor: der reale Prozessor wird periodisch dem Programm zugewiesen Im Prozessor: durch Task-Status Segment (TSS)

Realisierung: virtueller Prozessor: der reale Prozessor wird periodisch dem Programm zugewiesen Im Prozessor: durch Task-Status Segment (TSS) 1.2 Multitasking Damit ein Computer mehrere Aufgaben gleichzeitig erledigen kann, die jede für sich oder die auch gemeinsam arbeiten, z.b. Daten lesen Berechnungen ausführen Netzwerkkontakt abarbeiten

Mehr

MMU Virtualisierung. ISE Seminar 2012. Thomas Schaefer 1

MMU Virtualisierung. ISE Seminar 2012. Thomas Schaefer 1 MMU Virtualisierung ISE Seminar 2012 Thomas Schaefer 1 Inhalt Allgemein MMU: Virtualisiert Probleme Problem 1: Ballooning Problem 2: Memory-Sharing Kurz: Problem 3 & 4 Translation Lookside Buffer TLB in

Mehr

Ein- Ausgabeeinheiten

Ein- Ausgabeeinheiten Kapitel 5 - Ein- Ausgabeeinheiten Seite 121 Kapitel 5 Ein- Ausgabeeinheiten Am gemeinsamen Bus einer CPU hängt neben dem Hauptspeicher die Peripherie des Rechners: d. h. sein Massenspeicher und die Ein-

Mehr

Virtuelle Speicherverwaltung

Virtuelle Speicherverwaltung Virtuelle Speicherverwaltung Konzepte von -Komponenten Lehrstuhl für Informatik 4 Verteilte Systeme und e Sommersemester 2005 Olessia Usik olessia@freenet.de 20. Juni 2005 Gliederung 1 Einleitung 2 Swapping

Mehr

HORUS. Seminar "Ausgewählte Themen in Hardwareentwurf und Optik" im HWS Martin Scherer

HORUS. Seminar Ausgewählte Themen in Hardwareentwurf und Optik im HWS Martin Scherer HORUS Seminar "Ausgewählte Themen in Hardwareentwurf und Optik" im HWS 2006 Martin Scherer Horus Inhalt 1 Einführung 2 Cachekohärenz 3 ExtendiScale Architektur 4 Übertragungsbeispiele 5 Performance Erweiterungen

Mehr

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl (gbs-ws11@mailschlichter.informatik.tu-muenchen.de)

(Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl (gbs-ws11@mailschlichter.informatik.tu-muenchen.de) Übung zur Vorlesung Grundlagen Betriebssysteme und Systemsoftware (Prof. Dr. J. Schlichter, WS 2011 / 2012) Übungsleitung: Dr. Wolfgang Wörndl (gbs-ws11@mailschlichter.informatik.tu-muenchen.de) http://www11.in.tum.de/veranstaltungen/grundlagenbetriebssystemeundsystemsoftwarews1112

Mehr

Teil 1: Prozessorstrukturen

Teil 1: Prozessorstrukturen Teil 1: Prozessorstrukturen Inhalt: Mikroprogrammierung Assemblerprogrammierung Motorola 6809: ein einfacher 8-Bit Mikroprozessor Mikrocontroller Koprozessoren CISC- und RISC-Prozessoren Intel Pentium

Mehr

Banner T 1 T 2. Bild T 7 T 8. Fließtext T 9

Banner T 1 T 2. Bild T 7 T 8. Fließtext T 9 Name, Vorname: Matrikel-Nr.: Aufgabe 1 Wir schreiben das Jahr 2010. Ein Desktop-System mit drei identischen Prozessoren P = {P 1, P 2, P 3 } wird zur Darstellung einer Webseite verwendet. Insgesamt neun

Mehr

Rechnerstrukturen. 6. System. Systemebene. Rechnerstrukturen Wintersemester 2002/03. (c) Peter Sturm, Universität Trier 1. Prozessor.

Rechnerstrukturen. 6. System. Systemebene. Rechnerstrukturen Wintersemester 2002/03. (c) Peter Sturm, Universität Trier 1. Prozessor. Rechnerstrukturen 6. System Systemebene 1 (Monoprozessor) 2-n n (Multiprozessor) s L1- in der L2- ( oder Motherboard) ggf. L3- MMU Speicher Memory Controller (Refresh etc.) E/A-Geräte (c) Peter Sturm,

Mehr

Praktikum Informatik 2: Betriebssysteme und Rechnernetze

Praktikum Informatik 2: Betriebssysteme und Rechnernetze Praktikum Informatik 2: Betriebssysteme und Rechnernetze Thema: 4. Speicherverwaltung Datum: 19.03.2008 vorgelegt von: Antje Stoppa Carsten Erdmann Andr é Hartwig Ulrike Saretzki Inhaltsverzeichnis 1 Motivation

Mehr

Grundlagen der Betriebssysteme

Grundlagen der Betriebssysteme Grundlagen der Betriebssysteme [CS2100] Sommersemester 2014 Heiko Falk Institut für Eingebettete Systeme/Echtzeitsysteme Ingenieurwissenschaften und Informatik Universität Ulm Kapitel 6 Speicherverwaltung

Mehr

Speicherorganisation

Speicherorganisation Speicherorganisation John von Neumann 1946 Ideal wäre ein unendlich großer, unendlich schneller und unendlich billiger Speicher, so dass jedes Wort unmittelbar, d.h. ohne Zeitverlust, zur Verfügung steht

Mehr

Digital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1

Digital Design Entwicklung der DRAMs. Richard Roth / FB Informatik und Mathematik Speicher 1 Entwicklung der DRAMs Richard Roth / FB Informatik und Mathematik Speicher 1 Entwicklung der DRAMs in Zukunft Richard Roth / FB Informatik und Mathematik Speicher 2 DRAM Speicherzelle (Trench Technology)

Mehr

6 Speicherverwaltung

6 Speicherverwaltung 6 Speicherverwaltung 6.1 Hintergrund Ein Programm muß zur Ausführung in den Hauptspeicher gebracht werden und in die Prozeßstruktur eingefügt werden. Dabei ist es in mehreren Schritten zu modifizieren.

Mehr

10. Rechnerarchitektur und Assemblerprogrammierung

10. Rechnerarchitektur und Assemblerprogrammierung 10 Rechnerarchitektur und Assemblerprogrammierung Inhalt: Schichtenmodell Konvertierung zwischen Schichten Neue Funktionen in Hardware oder Software? Rechnerarchitektur Assemblersprache und Einbindung

Mehr

Speicherverwaltung. Gliederung. Speicherverwaltung. Motivation. Übersicht: 1. Einführung und Übersicht. 2. Prozesse und Threads. 3.

Speicherverwaltung. Gliederung. Speicherverwaltung. Motivation. Übersicht: 1. Einführung und Übersicht. 2. Prozesse und Threads. 3. Gliederung 1. Einführung und Übersicht 2. Prozesse und Threads 3. Interrupts Speicherverwaltung 4. Scheduling 5. Synchronisation 6. Interprozesskommunikation 7. Speicherverwaltung Speicherverwaltung Cl.

Mehr

3.Vorlesung Systemsoftware (SYS) Hochschule Mannheim

3.Vorlesung Systemsoftware (SYS) Hochschule Mannheim Christian Baun 3.Vorlesung Systemsoftware Hochschule Mannheim WS0809 1/42 3.Vorlesung Systemsoftware (SYS) Hochschule Mannheim Christian Baun Forschungszentrum Karlsruhe Institut für Wissenschaftliches

Mehr

01744 PC-Technologie Prüfungsprotokoll (Note 1,3) vom 20.06.16 bei Dr. Lenhardt, Protokollführer Dr. Bähring

01744 PC-Technologie Prüfungsprotokoll (Note 1,3) vom 20.06.16 bei Dr. Lenhardt, Protokollführer Dr. Bähring 01744 PC-Technologie Prüfungsprotokoll (Note 1,3) vom 20.06.16 bei Dr. Lenhardt, Protokollführer Dr. Bähring Dr. Lenhardt legt Wert darauf, dass man kurz und ohne ausschweifen Antwortet. Abkürzungen sollen

Mehr

5.Vorlesung Betriebssysteme Hochschule Mannheim

5.Vorlesung Betriebssysteme Hochschule Mannheim Christian Baun 5.Vorlesung Betriebssysteme Hochschule Mannheim SS2011 1/41 5.Vorlesung Betriebssysteme Hochschule Mannheim Christian Baun Karlsruher Institut für Technologie Steinbuch Centre for Computing

Mehr

Grundlagen der Rechnerarchitektur

Grundlagen der Rechnerarchitektur Grundlagen der Rechnerarchitektur Ein und Ausgabe Übersicht Grundbegriffe Hard Disks und Flash RAM Zugriff auf IO Geräte RAID Systeme SS 2012 Grundlagen der Rechnerarchitektur Ein und Ausgabe 2 Grundbegriffe

Mehr

Die Sicht eines Sysadmins auf DB systeme

Die Sicht eines Sysadmins auf DB systeme Die Sicht eines Sysadmins auf DB systeme Robert Meyer 21. Oktober 2016 Robert Meyer Die Sicht eines Sysadmins auf DB systeme 21. Oktober 2016 1 / 20 Inhaltsverzeichnis 1 Einleitung 2 IO unter Linux typische

Mehr

Betriebssysteme K_Kap11B: Files, Filesysteme Datenstrukturen

Betriebssysteme K_Kap11B: Files, Filesysteme Datenstrukturen Betriebssysteme K_Kap11B: Files, Filesysteme Datenstrukturen 1 Files als lineare Liste File angeordnet als verkette Liste von Blöcken Jeder Block enthält Zeiger zum Nachfolger Zeiger = Adresse des Blocks

Mehr

Rechner Architektur. Martin Gülck

Rechner Architektur. Martin Gülck Rechner Architektur Martin Gülck Grundlage Jeder Rechner wird aus einzelnen Komponenten zusammengesetzt Sie werden auf dem Mainboard zusammengefügt (dt.: Hauptplatine) Mainboard wird auch als Motherboard

Mehr

Mikroprozessortechnik Speicherverwaltung

Mikroprozessortechnik Speicherverwaltung technik Speicherverwaltung Seite 1 von 37 Inhalt Speicherverwaltung... 3 Virtueller Speicher und Paging... 3 Speichersegmentierung... 8 Caching... 13 Warum Caches?... 13 Strukturen und Organisationsformen

Mehr

Proseminar Rechnerarchitekturen. Parallelcomputer: Multiprozessorsysteme

Proseminar Rechnerarchitekturen. Parallelcomputer: Multiprozessorsysteme wwwnet-texde Proseminar Rechnerarchitekturen Parallelcomputer: Multiprozessorsysteme Stefan Schumacher, , PGP Key http://wwwnet-texde/uni Id: mps-folientex,v

Mehr

4 Speichern und Adressieren

4 Speichern und Adressieren 4 Speichern und Adressieren Schaltwerke, Register, Puffer, Paging Gedächtnis in Schaltungen Rückkopplung Schaltwerke I N P U T x 1 x 2 x n Schaltnetz y 1 y 2 y m O U T P U T Z K Speicher Z K Z! z 1 2 Flipflops

Mehr

10. Speicherorganisation

10. Speicherorganisation . Speicherorganisation Prozessor Datenpfad Kontrolle Register On-Chip Cache Second Level Cache (SRAM) Hauptspeicher (DRAM) Sekundärspeicher (Platte) Tertiär- Speicher (Platte/Band) Speicherhierarchien

Mehr

OPERATIONEN AUF EINER DATENBANK

OPERATIONEN AUF EINER DATENBANK Einführung 1 OPERATIONEN AUF EINER DATENBANK Ein Benutzer stellt eine Anfrage: Die Benutzer einer Datenbank können meist sowohl interaktiv als auch über Anwendungen Anfragen an eine Datenbank stellen:

Mehr

Implementierung: Direkt abgebildeter Cache

Implementierung: Direkt abgebildeter Cache Implementierung: Direkt abgebildeter Cache Direkt-abgebildeter Cache von 64 KB mit 16-Byte-Linien (Adress- und Wortlänge 32 Bit, Byteadressierung) Address (showing bit positions) 31 30 29 28..... 19 18

Mehr