Hypertransport. Parallele Rechnerarchitekturen. Patrice Weisemann

Transkript

1 Hypertransport Parallele Rechnerarchitekturen Patrice Weisemann

2 Gliederung Meilensteine der Hypertransport-Entwicklung Motivation & Ziele Technischer Überblick Anwendungsgebiete Hypertransport vs. Infiniband Zusammenfassung

3 Meilensteine 1997 begann AMD mit der HT-Entwicklung Microporzessorforum 1999: Erste öffentliche Vorstellung Mai 2000: Fertigstellung Spezifikation 1.0 Winhec 2000: erste HT-Vorführung mit technischen Informationen Anfang 2000: AMD stellt erstes HT-Whitepaper zur verfügung

4 Meilensteine 24 Juli 2001: HT-Technologie Konsortium offiziell gestartet Juni 2001: erste HT-basierte Southbridge von NVIDIA angekündigt 2001: mehrere HT-basierte Chipsätze für AMD- Athlon-Prozessoren 2002: HT-basierte Produkte von AMD geplant

5 Motivation I/O-Bus Architektur kommt den Geschwindigkeiten der Prozessoren nicht mit Es wurden diverse Busse entwickelt die zusammenarbeiten müssen (erhöte Komplexität) Neue Technologien erfordern erhöte Geschwindigkeit: Hochauflösende 3D-Grafik und Video-Streaming (CPU <-> GFX) Highspeed-Netzwerke und drahtlose Verbindungen Multiprozessor-Systeme

6 Motivation Viele On-Board Geräte = viele Pins zur Integration Viele brauchen extra Ground/Power-Pins Erhöte Strahlung => FCC und VDE Spezifikationen werden nicht mehr erfüllt Reduzierung der Pins = weniger Strom und Hitze

7 Ziele Verbesserte System-Performance Erhöte I/O-Bandbreite Reduzierung von Flaschenhälsen durch Verlegung langsamer Devices Reduzierung der Bus-Anzahl Geringe Latenz Geringerer Strombedarf

8 Ziele Vereinfachung des System-Designs Einheitliches Protokoll für Verbindungen zu I/O und Prozessor Weniger Pins Erhöte I/O-Flexibilität Modulare Brücken-Architektur Ermöglichung verschiedener Up- und Downstreams

9 Ziele Erhaltung der Kompatibilität mit vorhandenen Systemen Erweiterbarkeit zur neuen System Network Architecture (SNA) Ermöglichung hoch skalierbarer Multi-Prozessor- Systeme

10 Technik Features und Funktionen

11 Technischer Überblick High-speed, high-performance point-to-point Verbindungen Signalrate 1,6GHz Maximale Bandbreite von 12,8Gbyte/s in-the-box -Verbindungen ACPI-Powermanagment nachrichtenbasiert => spart Pins

12 Flexible I/O-Architektur Verbindung zwischen CPU, Speicher und I/O- Devices Architektur läßt sich in 5 Schichten teilen: Physical layer Data-link layer Protocol layer Transaction layer Session layer

13 Device Konfiguration Breite Variation von System-Topologien, aufgebaut aus: Cave Tunnel Bridge

14 Physical Layer 2 point-to-point unidirectionale Datenströme 2,4,8 oder 16 bit breit Commands, adresses und data nutzen alle die gleichen Kabel Übermittlung in Paketen (Vielfaches von 32bit)

15 Physical Layer: Gernige Pin-Anzahl Ermöglicht durch Nutzung separater unidirektionaler Daten-Ströme und low-voltage signaling 7 Signale =>

16 Physical Layer: Low-Voltage Signaling LVDS = Low Voltage Differential Signaling HT nutzt enhanched LVDS 1,2V statt 2,5V

17 Physical Layer: Erhöte Bandbreite/Geringe Pin-Zahl Dank doublebumped ist die Datenrate doppelt so hoch wie die Clock Low-Cost und Low- Power HT-link (4mal so schnell wie 33MHz PCI) kann mit 24 Pins realisiert werden

18 Protocol & Transaction Layers: Commands Alle HT-commands sind 4 oder 8 bytes lang Sie beginnen mit einem 6bit command type feld Grund-Commands =>

19 Protocol & Transaction Layers: Datenpakete Auf Write und Read Response folgt ein Datenpaket 4-64bytes (in 4byte Inkrementierung) Transfers von weniger als 4 bytes werden auf 4byte aufgefüllt

20 Protocol & Transaction Layers: Address-Mapping Reads und Writes an PCI I/O werden in extra Speicherbereich gemappt Zusätzliche Speicherbereiche für in-band signaling von Interrupts => Device der Interrupt aufruft führt write auf entsprechenden Speicherbereich aus Host-Bridge zuständig für lieferung des Interrupts an das interne Ziel

21 Protocol & Transaction Layers: I/O Streaming Identifikation Kommunikation findet über Streams statt Ein Link kann viele Streams verwalten daisy-chained => können durch einen Knoten zum nächsten weitergeschickt werden Pakete werden über UnitID identifiziert

22 Protocol & Transaction Layers: Ordering Rules Innerhalb eines Streams implementiert I/O link protocol die selben regeln wie PCI Ergänzungen sind Fence und Flush zur Lockerung dieser Regeln Diese helfen bei der Verwaltung von Brücken zu anderen Bussen (PCI, InfiniBand, AGP)

23 Session Layer: Konfiguration von I/O Devices Devices mit gleichen Schnittstellen werden einfach verbunden Auch verschieden breite Schnittstellen sind leicht zu verbinden Zusätzliche Input-Pins auf logisch NULL Zusätzliche Output-Pins bleiben offen Durch RESET# startet Initialisierung HT-Devices sind Plug&Play fähig

24 Anwendungsgebiete Bisher keine Erweiterungskarten (wie PCI) Einsatz derzeit zur Verbindung von Mainboardkomponenten 1. Nvidia: HT verbindet beim Nforce2 North- und Southbridge 2. AMD's Opteron mit integrierter Northbridge => umstieg von FSB auf HT-Bus

25 Hyptertransport vs. Infiniband Nicht unbedingt Konkurenz Hypertransport intern <=> Infiniband extern Hyptertransport in allen Systemen Infiniband zielt auf schnelle und teure Speicherund Servernetzwerke

26 Zusammenfassung Hypertransport bietet: Punkt-zu-Punkt Verbindung Schnellen Datenaustausch Universalverbindung Weniger Leitungen (paketorientierte Übertragung) Geringere Stromaufnahme Voll kompatibel

27 Quellen [1] [2] HyperTransport I/O Link Specification Revision [3] AMD White Paper: HyperTransport Technology: Simplifiying System Design [4] AMD White Paper: HyperTransport Technology I/O Link: A High- Bandwidth I/O Architecture [5] AMD White Paper: HyperTransport Technology-Based System Architecture D_HyperTransport_Technology_based_System_Architecture_FINAL2.pdf [6] AMD White Paper: HyperTransport Technology and InfiniBand Architecture: The Complete High Bandwidth I/O Solution