Ground-Bounce die Pest des Testens?

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1 Ground-Bounce die Pest des Testens? Einleitung Unter der Bezeichnung Ground-Bounce ist in der Fachwelt ein Phänomen bekannt, das die chipinterne Anhebung des Ground Pegels beschreibt und den Test von hochintegrierten Boards erschwert. Der vorliegende Artikel beschreibt, wie das Problem im Zusammenhang mit einer JTAG/Boundary Scan Applikation für den Test eines komplexen Telekommunikationsboards praxisgerecht gelöst wird. Die technologische Entwicklung bei der Integration von Transistoren in Bauteilen und die Weiterentwicklung der Gehäusetechnologien zu µbgas, COB, Flip Chip u.a. mit Pinabständen von weniger 0,4 mm führen dazu, dass immer mehr Schaltungsknoten auf einer Baugruppe untergebracht werden können, wobei die zur Realisierung von Prüfzugriffen zur Verfügung stehende Fläche deutlich abnimmt. Gleichzeitig werden Leiterzüge mittlerweile in inneren Lagen der Platine untergebracht, somit sind selbst Multilayer-Boards mit mehr als 20 Lagen heutzutage keine Seltenheit mehr. Das klassische Verfahren In-Circuit-Test, bei dem die Baugruppe mittels Nadelbettadapter kontaktiert wird, stößt daher an seine Grenzen. Das JTAG/Boundary Scan Testprinzip Als Lösung für dieses Problem wurde das Verfahren JTAG/Boundary Scan entwickelt, welches 1990 als IEEE Standard Test Access Port and Boundary-Scan Architecture unter dem Kürzel IEEE standardisiert wurde. Die Grundidee ist das Ersetzen der äußere physikalische Kontaktierung durch integrierte Testpunkte so genannte Silicon Nails. Bild 1: Grundprinzipien des Boundary Scan und In-Circuit-Tests Dazu erhalten die ICs zusätzliche On-Chip-Logik, eine State Machine und verschiedene interne Register. Das Boundary Register mit seinen seriell verschalteten Scanzellen ermöglicht es, über dedizierte Testbus-Pins seriell eingeschobene Testvektoren an die Schaltkreispins zu führen (Output-Zellen) oder an den Pins anliegende Pegel zu übernehmen (Input-Zellen) und softwareseitig auszulesen.

2 Auf Grund der Standardisierung enthalten die Bausteine eine einheitliche, chipinterne Steuerlogik und eine genormte Schnittstelle. Sie ermöglicht den Aufbau eines einfachen Prüfbusses, der mit vier (bzw. fünf [1]) Signalen über einen Steckverbinder auf der Baugruppe angesteuert werden kann. Das Verfahren ist maßgeschneidert zur Erkennung von Fertigungsfehlern wie Shorts, Stuck-Ats oder Opens bzw. Fehlbestückungen und erspart den Ingenieuren die aufwendige Testmodellerstellung für komplexe Bauelemente. Bild 2: JTAG/Boundary Scan IC Bei der Realisierung eines JTAG/Boundary Scan Designs schreibt die Norm allerdings einen streng synchronen Entwurf vor. Das heißt, dass alle Registeroperationen synchron zu TCK [1] erfolgen müssen und deshalb alle anderen internen Takte aus diesem Mastersignal abzuleiten sind. In Bezug auf das JTAG/Boundary Scan Register werden dadurch prinzipiell alle Eingänge simultan abgetastet, während im gleichen Zyklus alle Ausgänge gleichzeitig mit neuen Ausgangsvektoren beschrieben werden. Und genau mit letzterem Verhalten stehen Ground-Bounce Probleme in direktem Zusammenhang. Das Testobjekt Bei dem per JTAG/Boundary Scan zu testenden Objekt handelt es sich um ein komplexes Telekommunikationsboard, welches verschiedene Vermittlungstechniken unterstützt. Bei Produkten aus dem Bereich Öffentliche Kommunikationsnetze werden seit Jahren Bauelemente mit integrierter JTAG/Boundary Scan Architektur verwendet. Aus Kostengründen kommen allerdings keine scanfähigen Standardbausteine (PLD/FPGA) zum Einsatz, sondern die Testlogik wird in kundenspezifische Bauelemente (ASICs) integriert. Die komplexesten ICs auf dem Testobjekt sind daher zwei ASIC Bausteine mit jeweils 304 Pins im QFP Gehäuse, die mit 344 bzw. 256 JTAG/Boundary Scan Zellen ausgestattet sind. Außerdem befinden sich auf dem Board diverse nicht scanfähige Schaltkreise, wie Buffer, RAMs und FLASH EEPROMs. Das Board ist als 16 Lagen-Multilayer realisiert und misst ca. 20cm x 30cm.

3 Das Testverfahren JTAG/Boundary Scan (kann während des gesamten Produktlebenszyklus eingesetzt werden, keine komplexen Fixtures notwendig, hohe Fehlerabdeckung im digitalen Bereich, änderungsfreundliche Testprogramme, Programmierung von PLD/FPGA und FLASH, ) wird bei dem Anwender seit langem im Rahmen der Prototypenfertigung eingesetzt. Nicht nur die Standardtests wie Infrastruktur Test und Interconnection Test, RAM Interconnection Test und Logik-Cluster Tests werden durchgeführt, sondern auch nicht scanfähigen Bauelemente über manuelle Cluster Tests einbezogen. Die Funktion der ASICs wird über die Ausführung Chip-interner Selbsttests (BIST) verifiziert. Die In-System- Programmierung von FLASH Speichern (z.b. Intel 28F128J3A) mittels Boundary Scan ermöglicht das Programmieren oder Aktualisieren der Firmware vor der Auslieferung oder auch später im Feld. Als Testequipment kommt ein PC-gestütztes System, bestehend aus der Software CASCON GALAXY [2] und einem JTAG/Boundary Scan Controller mit PCI-Interface zum Einsatz. Bild 3: Prüfplatz Die Datenbasis zur Generierung der Testprozeduren besteht aus den CAD-Daten (Bauelemente- und Netzliste) sowie den BSDL-Dateien der ASICs. Für die Mikroprozessoren und andere Bauelemente sind bereits Bibliotheksmodelle im Lieferumfang des Testsystems enthalten. Die Ground-Bounce Problematik Wesentliche Faktoren sind einerseits die Niederohmigkeit der Bondverbindungen zwischen internen Groundplanes und den Ground Pins des IC, und andererseits der durch dieses Netzwerk fließende Strom. Da in Abhängigkeit der Betriebsoperationen des Chips ständig ein entsprechender Strom gegen Ground fließt, ist auch der chipinterne Ground Pegel ständigen Schwankungen unterworfen. Steigt er jedoch bis in den Bereich der normalen Schaltschwellen der Kernlogik an, besteht die Gefahr des Verlusts interner Schaltzustände und damit logischen Fehlverhaltens des gesamten Bauelementes. Besonders heimtückisch sind Stromtransienten, wie sie beim Toggeln von Ausgangsstufen auftreten. Sie sind typischerweise nur schwer reproduzierbar, wodurch Ground-Bounce als Ursache für Fehlfunktionen auf den ersten Blick kaum diagnostizierbar ist.

4 Für den Betrieb der Schaltkreise im Rahmen der elektrischen Spezifikation sind die Bauteile entsprechend maßgeschneidert, ihr Verhalten wird bereits im Vorfeld durch Simulationen verifiziert. Aber im Normalbetrieb schalten für gewöhnlich nur maximal 40-50% der Ausgänge gleichzeitig. Bild 4: Elektrisches Ersatzschaltbild Es ist funktionell nicht vorgesehen sämtliche Ausgänge simultan zu schalten, da dies zu höheren Bauelementekosten führen würde. Allein die Sequenz der angelegten Output-Vektoren bestimmt die Anzahl der schaltenden Ausgangspins. Während im Funktionsmodus die Anzahl der maximal schaltenden Ausgänge an die Chipfunktion gebunden ist, kann diese Anzahl im Testmodus wesentlich größer sein. Die Differenz der Anzahl der Schaltvorgänge zwischen Funktions- und Testmodus bestimmt letztendlich die Wahrscheinlichkeit von Fehlverhalten durch Ground-Bounce. Von daher sind insbesondere hochpolige ASICs mit vielen Ausgangsstufen und FPGA/(C)PLDs beim Toggeln der Scanzellen potentiell durch Ground-Bounce gefährdet. Eine zusätzliche Gefahr bilden Kurzschlüsse zwischen Signalpins zu Leitungen mit HIGH Potential. Diese führen unweigerlich zu einem höheren Strom, der in die Ausgangsstufe gegen Masse abfließt. Die Anzahl derartiger Defekte ist nicht kalkulierbar, da sie durch die Fertigung selbst entstehen und den Schwankungen der Prozessparameter unterworfen sind. Gerade zur Erkennung und Lokalisierung derartiger Fehler zeichnet sich die JTAG/Boundary Scan Technik aus. Im vorliegenden Fall wird Ground-Bounce bei allen ASICs während des so genannten Interconnection Tests festgestellt. Dieser Test prüft auf Kurzschlüsse, Stuck-At Fehler und Opens (Leitungsunterbrechung). Da alle Testpattern seriell ein- und ausgeschoben werden müssen, ist es wichtig, mit möglichst wenigen Vektoren eine möglichst hohe Fehlerabdeckung (nahezu 100%) für die genannten Fehlerarten zu erzielen. Ansonsten kann die Testzeit inakzeptabel lang werden. Effizient machbar ist dies nur durch entsprechende Werkzeuge zur automatischen Testsatz- und Diagnosegenerierung.

5 Naturgemäß enthalten derartige Vektoren sehr viele Pegelwechsel zur gleichen Zeit. So wird der Test gegen Stuck-At Low Fehler durch Treiben aller Pins mit High Pegel abgedeckt, währen das beim Stuck-At High Test mittels Low Pegeln erfolgt. Beim Wechsel zwischen diesen beiden Testschritten schalten deshalb nahezu alle Bausteinpins gleichzeitig. Das Fehlverhalten des Prüflings zeigt sich zunächst nur in einem Abbruch des Interconnection Tests mit einer Diagnosemitteilung, dass der Scanpfad ab einer bestimmten Stelle unterbrochen ist. Der Fehlerort gibt bereits einen Hinweis auf den problembehafteten IC. Die Meldung wurde durch die Überwachung der Testbusintegrität erzeugt, welche die Fehlerfreiheit der JTAG/Boundary Scan Kette bei jedem einzelnen Schiebevorgang überprüft. Alle anderen Testprozeduren laufen jedoch einwandfrei. Bild 5: Testablauf Detailliertere Untersuchungen ergeben, dass sich die JTAG/Boundary Scan Testlogik reproduzierbar bei einem bestimmten Drive-Vektor vom Testmodus in den Funktionsmodus umschaltet. Als Ursache kann ein Reset des TAP Controllers [1] durch impulshafte Anhebung des Massepegels diagnostiziert werden also ein Ground-Bounce Problem mit entsprechenden Auswirkungen, da die Testprogramme dadurch unbrauchbar werden. Der Interconnection Test ist aber ein unverzichtbarer Bestandteil der gesamten Qualitätssicherungsstrategie und daher nicht substituierbar. Es ergeben sich folgende Alternativen: Zeitintensive manuelle Generierung der Testprogramme und der Diagnose durch den Testingenieur mit zusätzlichen Kosten und dem Problem einer eventuell verspäteten Prüfbereitschaft Manuelle Unterteilung des Boards in separat zu testende Teileinheiten und mehrere ATPG Durchläufe. Fehler zwischen diesen Partitionen werden jedoch nicht erkannt (Fehlerschlupf) Einsatz von ATPG- und Diagnose-Tools mit Anti Ground-Bounce Feature durch den Testsystemlieferanten

6 Nach gründlichem Abwägen wird eine Entscheidung zugunsten von Variante 3 getroffen. Der Grund hierfür ist die Erkenntnis, dass es sich bei diesem Phänomen um ein prinzipielles Problem handelt, welches künftig durch die rapide technologische Entwicklung (z. B. µbga mit mehreren tausend Anschlusspins) drastisch an Bedeutung gewinnen wird und somit eine generelle Problemstelle von JTAG/Boundary Scan darstellt. Das ATPG Tool muss die Anzahl der gleichzeitig schaltenden Pins für potentiell Ground-Bounce gefährdete ICs auf ein festlegbares Maximum begrenzen. Demgegenüber sollen alle anderen JTAG/Boundary Scan ICs normal behandelt werden, um die Anzahl der Testvektoren nicht unnötig zu vergrößern. Da hochpolige Bauelemente Ground-Bounce gefährdet sind, wird die Schaltzahl-Begrenzung nur für die ICs wirksam, die mehr Pins besitzen als im Critical Pin Count festgelegt wird. Die Lösung im praktischen Einsatz Die Begrenzung erfolgt prozentual im Verhältnis zur Pinanzahl des jeweiligen ICs. Die Vorgaben können den ASIC Spezifikationen entnommen werden. Die 2-Phasen-Struktur des ATPG Algorithmus macht es erforderlich, zwei prozentuale Angaben zu machen. Die erste Critical Output Switches begrenzt die Schaltzahl bei der Generierung eines Testvektors. Die zweite Zahl Maximal Output Switches ist die absolute Grenze, die insgesamt in diesem Testschritt nicht überschritten werden darf. Mit der Einhaltung dieser Werte kann sichergestellt werden, dass beim Umschalten von einem Drive- Vektor zum nächsten kein Ground-Bounce Effekt auftritt. Kritisch bleibt jedoch der Wechsel vom Normalmodus in den Testmodus, da der Zustand der Pins unmittelbar vor dem Umschalten üblicherweise unbekannt ist. Deshalb sollte ein Testvektor als Umschaltvektor gewählt werden, bei dem alle Pins hochohmig sind bzw. bei dem die Boundary Scan Zellen so genannte Safe-Values [1] beinhalten. Die Safe-Values für die einzelnen Scanzellen sind in den entsprechenden BSDL-Dateien der JTAG/Boundary Scan Bauelemente enthalten, können aber auch durch das Testsystem überschrieben werden. Als Nebenbedingungen für die Testgenerierung sind folgende Initialisierungswerte gesetzt: Parallele Ausgänge dürfen gleichzeitig treiben Hochohmige Ausgangspins anstelle Save Values im ersten Testschritt Bild 6: Interconnection Test Generieroptionen

7 Im vorliegenden Fall werden folgende Anti Ground-Bounce Werte programmiert: Critical Pin Count: 100 Critical Output Switches: 40 Maximal Output Switches: 50 Bild 7: Ground-Bounce Optionen Bei der Testdurchführung tritt keinerlei Ground-Bounce mehr auf. Die Anzahl der Testvektoren vergrößert sich nur minimal, wodurch auch die Testzeit im definierten Rahmen bleibt. Zusammenfassung und Ausblick Ground-Bounce beschreibt das kurzzeitige chipinterne Anheben des Ground Pegels, welches die korrekte Funktion des Bauelements im JTAG/Boundary Scan Testmodus behindert. Die Schwierigkeit besteht im Erkennen eines Ground-Bounce Effektes bei der Testausführung. In der Regel kommt es zu einer Unterbrechung des Testbusses mit einem Hinweis auf das problematische Bauelement. Mit Hilfe des Debuggers kann man die exakte Stelle im Testprogramm lokalisieren. Entweder tritt das Phänomen beim Schalten in den Testmodus ein oder zwischen den beiden Stuck-At Testschritten. Mit Hilfe von entsprechenden Optionen bei der Testgenerierung wird Ground-Bounce wirkungsvoll unterbunden. Mit dem Anti Ground-Bounce Feature steht auch für zukünftige Projekte ein flexibles und vollautomatisches Werkzeug zur Verfügung, um zusätzliche Kosten durch etwaige manuelle Nacharbeitung der automatisch erstellten JTAG/Boundary Scan Tests zu vermeiden. [1] IEEE Computer Society, IEEE Standard Test Access Port and Boundary Scan Architecture - IEEE Std , Annex B, IEEE, New York, NY, 2001 [2] Autoren: Norbert Münch, GÖPEL electronic GmbH, Jena Jan Heiber, GÖPEL electronic GmbH, Jena