An den Vizepräsident für Forschung, Entwicklung und Technologietransfer der Fachhochschule Braunschweig/Wolfenbüttel

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1 An den Vizepräsident für Forschung, Entwicklung und Technologietransfer der Fachhochschule Braunschweig/Wolfenbüttel Forschungsbericht (Kurzfassung) WS 02/03 Kreyßig, Jürgen, Prof. Dr., Institut für Verteilte Systeme Name, Vorname, Titel, ggf. wiss. Einheit Informatik Fachbereich Unterschrift, Datum Untersuchung der Partitionierbarkeit von Rechenalgorithmen bei einer Implementierung in komplexen programmierbaren Logikbausteinen mit Embedded RISC-Prozessorkern Thema des Vorhabens Kurzfassung Kundenspezifische Schaltkreise der unterschiedlichsten Technologien sind ein wichtiger Bestandteil mikroelektronischer Systeme. Hierdurch wird die Leistungsfähigkeit gesteigert und gleichzeitig werden die Kosten gesenkt, wenn eine ausreichende Stückzahl gefertigt wird. Ein großer Teil der heute entwickelten und gefertigten kundenspezifischen Schaltkreise im Bereich der Industrie- und KFZ-Elektronik wird immer noch als Gate-Array oder Standardzelle gefertigt. Der für diese Technologien erforderliche relativ teure Fertigungsprozess (insbesondere Maskenkosten) ist notwendig, um die im Allgemeinen sehr hohen Datenraten mit geeigneten Rechenalgorithmen digital verarbeiten zu können. In den letzten Jahren haben die Hersteller von programmierbaren Logikbausteinen Schaltkreise entwickelt, die in ihrer Komplexität mit Gate-Arrays und Standardzellen vergleichbar sind (einige netto Gatteräquivalente). Ein häufiger Hinderungsgrund, der gegen den Einsatz dieser programmierbaren Bausteine spricht, ist die verringerte Geschwindigkeit, wenn ein Algorithmus identisch implementiert wird. Dieses liegt insbesondere darin begründet, dass programmierbare Logikbausteine die Verbindungen zwischen den einzelnen Elementen (Gatter) der Schaltung durch programmierbare Verbindungen aufbauen und nicht wie bei einem Gate-Array bzw. einer Standardzelle mit einer direkten metallischen Verbindung. Vergleichbare Geschwindigkeiten sind nur möglich, wenn die Realisierung im programmierbaren Baustein mit einem deutlich paralleleren Algorithmus erfolgt, was aber natürlich die Komplexität der resultierenden Schaltung erheblich erhöht. Die im Rahmen der Lehrentlastung durchgeführten Untersuchungen haben gezeigt, dass diese Algorithmen in den neuesten programmierbaren Bausteinen besser implementiert

2 werden können. Dieses liegt vor allem daran, dass diese neue Generation von programmierbaren Bausteinen zusätzlich einen Prozessorkern, der als Hard- oder Softmakro realisiert ist (z.b. ARM, MISC, NIOS, 8051). Somit ist es möglich, den eigentlichen Rechenalgorithmus zu partitionieren und nur die Teile, die eine hohe Verarbeitungsgeschwindigkeit erfordern, als spezielle Logik zu realisieren. Die Berechnungsschritte, die eine geringere Geschwindigkeit zulassen, werden dagegen in dem internen Prozessor abgearbeitet. Implementierung von Rechenalgorithmen in komplexen Logikbausteinen Betrachtet man die Rechenalgorithmen, die in typischen Anwendungen der Industrieelektronik implementiert werden müssen, so sind dieses neben den vier Grundrechenarten insbesondere: o Quadratwurzel o Trigonometrische Funktionen o Hyperbelfunktionen Um in einem programmierbaren Logikbaustein eine ausreichende Geschwindigkeit der zu implementierenden Regelalgorithmen zu garantieren, muss im Allgemeinen die Genauigkeit reduziert werden. Oft hat dieses aber kaum einen störenden Einfluss, da die verwendeten Sensoren und Aktuatoren ebenfalls nur eine begrenzte Genauigkeit haben. Die Implementierung dieser Funktionen muss nun auf sehr einfache, leicht implementierbare Rechenstrukturen abgebildet werden. Dieses bedeutet für viele Anwendungen, dass nur folgende Operationen genutzt werden können, die alle mit geringem Aufwand implementiert werden können: o Addition o Subtraktion o Kleine Tabellen o Multiplikation mit 2n (Linksschieben) o Division mit 2n (Rechtsschieben) Darüber hinaus ist die Anzahl von Schleifen bei möglichen Iterationsverfahren beschränkt, um die gesamte Berechnungszeit nicht zu hoch werden zu lassen. Geeignete Verfahren, die diese Randbedingungen einhalten und daher sehr geeignet sind für eine Implementierung in kundenspezifischen Schaltkreisen sind: Cordic-Vektor-Verfahren: Das Cordic-Verfahren dreht einen Startvektor im Raum in mehreren Iterationsschritten, bis er sich auf einer der Ko-ordinatenachsen befindet. Dieses Verfahren eignet sich für die Berechnung von Quadratwurzeln und für die Berechnung von Trigonometrischen Funktionen.

3 Pseudodivision: Dieses Verfahren hat sehr viel Gemeinsamkeiten mit einer binären Division, es ändert sich aber in jedem Iterationsschritt sowohl der Divisor als auch der Dividend. Dieses Verfahren ermöglicht die Berechnung einer Quadratwurzel. Tabelle mit lin. Approx.: Insbesondere für die Berechung von trigonometrischen Funktionen ist die Verwendung einer Tabelle mit einigen Stützpunkten und abschließender linearen Approximation geeignet. Komplexere Funktionen können nicht implementiert werden, da die Implementierung einen allgemeinen Mikroprozessor erfordert, der in einem FPGA herkömmlicher Struktur nicht realisiert werden kann. Implementierung von Rechenalgorithmen in komplexen Logikbausteinen mit Prozessorkern Die Untersuchungen im Rahmen des Projektes haben gezeigt, dass modernere Logikbausteine eine verbesserte Implementierung dieser Algorithmen gestatten. Diese neue Generation von programmierbaren Bausteinen beinhaltet zusätzlich einen Prozessorkern, der als Hard- oder Softmakro realisiert ist (z.b. ARM, MISC, NIOS, 8051). Somit ist es möglich, den eigentlichen Rechenalgorithmus zu partitionieren und nur die Teile, die eine hohe Verarbeitungsgeschwindigkeit erfordern, als spezielle Logik zu realisieren. Die Berechnungsschritte, die eine geringere Geschwindigkeit zulassen, werden dagegen in dem internen Prozessor abgearbeitet. Die folgende Abbildung zeigt dieses am Beispiel einer Anwendung der Industrieelektronik, wo ein FPGA zur Steuerung eines elektrischen Antriebes eingesetzt ist. Kernstück dieser Implementierung ist also ein moderner, sehr komplexer programmierbarer

4 Logikbaustein, der zusätzlich zur programmierbaren Logik (also dem eigentlichen FPGA- Anteil) einen sehr leistungsfähigen Mikroprozessor (z.b. ARM, NIOS, PPC) beinhaltet (FPGA mit embedded Mikroprozessor). Dieses gestatten es nun, die Funktionalität der Schaltung in drei Arten zu re-konfigurieren: o Schnelle digitale Logik: Die erforderlichen Algorithmen werden in einer Hardwarebeschreibungssprache (z.b. VHDL) entworfen und in den programmierbaren FPGA-Bereich geladen. Sehr schnelle digitale Logik ist z.b. erforderlich, um die verschiedenen Eingangssignale aufzubereiten und sehr schnelle Regelkreise zu realisieren. Eine Realisierung in einem normalen Mikroprozessor oder Signalprozessor scheidet aufgrund der Geschwindigkeitsanforderung weiterhin aus. o Regel- und Überwachungsalgorithmen: Die Bearbeitung von langsameren Regel- und Überwachungsalgorithmen und z.b. die Bedienung der Benutzerschnittstelle erfolgt durch den im programmierbaren Baustein vorhanden RISC-Mikroprozessor, d.h. durch Entwicklung und einfaches Laden eines Programms (z.b. Programmiersprache C bzw. C++ ). o Wartung und Fernüberwachung: Viele Systeme erfordern eine permanente bzw. gelegentliche Fernüberwachung und gegebenenfalls auch einen Update der Software. Hierzu bietet sich das Internet an. Diese Funktionalität ist ebenfalls in modernen programmierbaren Logikbaustein möglich, da die integrierten Prozessoren (Hard- und Softcore) auch in der Programmiersprache ist Java programmiert werden können. Als im FPGA integrierte Prozessoren sind - je nach Anforderung zwei Arten von so genannten Embedded FPGA denkbar: o Mikroprozessor als Softcore realisiert: Dies ist die einfachere Variante. Der Prozessor liegt in Form einer Hardwarebeschreibung vor, wird entsprechend den Anforderungen konfiguriert (z.b. Speichergröße, Befehlssatz, Datenbusbreite) und zusammen mit der aufgabenspezifischen Logik mit einem Synthesewerkzeug kompiliert und in das FPGA geladen. Dies ist die kostengünstigere Lösung, aber ergibt auch einen deutlich langsameren Prozessor, da dieser wie ein FPGA realisiert ist. Darüber hinaus ist für diese Art der Realisierung eine sehr große Chip-Fläche erforderlich, da der Prozessor ja nicht in einem optimierten Prozess realisiert wird; sondern die vorhandene FPGA-Struktur verwendet werden muss. Diese Realisierungsalternative ist für eine Vielzahl von Prozessoren denkbar und auch im Internet sind geeignete FreeCore-Prozessoren zu finden. o Mikroprozessor als Hardcore realisert: Bei diesen Embedded FPGAs handelt es sich um die gemeinsame Integration von einem Mikroprozessor und einem FPGA auf einem Stück Silizium. Der Prozessor ist also genau so gefertigt, als würde man diesen direkt einsetzen. Diese Art von Embedded FPGA ist für dieses Projekt vorgesehen, da der Prozessor bei dieser Art der Realisierung deutlich schneller ist. Weitere Vorteile sind die deutlich geringere Fläche und das Vorhandensein von flächen- und geschwindigkeitsoptimierten internen Speichern.

5 Die führenden Hersteller von Logikschaltkreisen bieten zumindest den ARM als Prozessor an. Zusammenfassung Die rasante Zunahme der Komplexität von programmierbaren Logikbausteinen in den vergangenen Jahren, macht es nun auch möglich, komplexeste Verarbeitungsalgorithmen in programmierbarer Logik zu implementieren. Es muss jedoch oft noch die schnellste Familie des Herstellers verwendet werden, d.h. die Kosten der einzelnen Schaltkreise sind sehr hoch. Dies bedeutet, dass für mittlere und hohe Stückzahlen der Entwurf von ASICs weiterhin sinnvoll ist, wohingegen bei kleinen Stückzahlen der Einsatz programmierbarer Logik inzwischen sinnvoller ist. Ergebnisbericht, insbesondere über neue Erkenntnisse