VI. Elektronische Speichermedien

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1 VI. Elektronische Speichermedien Schieberegister Schieberegister dienen zur Speicherung von Binärsignalen. Es wird aus mehreren Flip- Flops aufgebaut. Jedes Flip-Flop stellt eine Binärstelle dar. Ein Schieberegister hat die Fähigkeit, die eingespeicherte Information bitweise zu verschieben. Anwendungen: - Verschiebung aller Stellen (Bits) einer Dualzahl um eine Stelle zu höherwertigen Bits = Multiplikation der Zahl mit dem Faktor 2 - geringstwertige Bit (2 0 ) = 0 - Verschiebung zu geringerwertigen Bits bedeutet Division der Zahl durch 2 - Serien-Parallel- und der Parallel-Serien-Wandlung von Information. 1 Zur Erinnerung JK-Flip-Flop: Set: Q = 1 Reset Q = 0 VCC 5V Set Key = S Eingang X3 U3 U1 Q Tabelle zum JK-Flip-Flop mit einem Eingang: Key = J clock & NAND2 & NAND3 K J C Q Key = SpaceU5 NOT 1 U4 & U2 & Qbar Schaltsymbol: U1 reset X4 NAND2 NAND3 SET J Q Key = R K ~Q RESET JK_FF 2

2 Der Eingang J2 am ersten Flip-Flop dient zur Auswahl, ob beim Verschieben von links Nullen oder Einsen eingeschrieben werden sollen. Bei J2 = 0 ist (J,K) = (0,1), d.h. mit jedem Taktimpuls erfolgt ein Reset (Einschreiben einer Null). VCC 5V E X1 X2 X3 X4 J2 U1 U2 U3 U4 Key = A U5 NOT 1 SET J Q K ~Q RESET JK_FF SET J Q K ~Q RESET JK_FF SET J Q K ~Q RESET JK_FF SET J Q K ~Q RESET JK_FF T Key = Space X5 Das Einschreiben von Informationen in das Register erfolgt parallel über die Set- und Reset- Eingänge der JK-Flip-Flops oder seriell über Eingang J2. 3 Flip-Flop Speicher Bei Flip-Flop Speicher ist im Gegensatz zu Schieberegister keine serielle Ein- und Ausgabe möglich parallele Eingabe und Ausgabe VCC 5V X1 X2 X3 X4 U1 SET J Q U2 SET J Q U3 SET J Q U4 SET J Q T K ~Q RESET JK_FF K ~Q RESET JK_FF K ~Q RESET JK_FF K ~Q RESET JK_FF Key = Space R Key = R X7 1 U8 NOT X6 1 1U7 NOT X5 U5 NOT E 1 U6 NOT S1 Key = 1 S2 Key = 2 S3 Key = 3 S4 Key = 4 4

3 Digitale Speicherelemente Man unterscheidet Zwischenspeicher, die die Daten nur für eine bestimmte Zeit behalten, und Speichern, die die Daten praktisch ewig sichern. Halbleiter- Speicher: diskrete Speicherzellen -> Flip- Flops etc Speicherung auf dem Chip: Flüchtige Speicher RAM (Random Access Memory) verlieren Speicherinhalt nach Abschalten der Versorgungsspannung Nicht flüchtige Speicher ROM Read Only Memory) kann nur ausgelesen werden ROM Daten werden behalten, auch wenn Stromversorgung und Takt fehlen. Speicherung der Daten erfordert meist spezielle Geräte -> Programmierung RAM Schreib- Lese- Speicher mit wahlfreiem Zugriff. Zugriff auf jedes Datenwort zu beliebigen Zeitpunkt (im Gegensatz zu seriellen Speichern, bei denen die Daten nur in der Reihenfolge gelesen werden können, in der sie auch geschrieben wurden. -> FIFO- Speicher). 5 Masken ROM Festverdrahtete Speicherbausteine, die im Kundenauftrag programmiert werden. Taschenrechner Musik-Chips etc. PROMs Programmierbare ROMs. "Sicherungs PROMS", bei denen während der Programmierung eine kleine "Sicherung" durchgebrannt wird. Vorgang ist nicht rückgängig zu machen. EPROM Erasable PROM. Löschbarer Festwertspeicher (Löschen durch UV- Bestrahlung) EEPROM Electrically Erasable PROM. Löschbarer Festwertspeicher (Löschen durch elektrisches Signal). Festwertspeicher (ROM, PROM, EPROM, EEPROM) Daten zu speichern, die sich nicht verändern Festwertspeicher dienen dazu, große logische Schaltnetze zu ersetzen. Die Kombination der Eingangsvariablen wird als Speicheradresse interpretiert. Jeder dieser Kombinationen wird ein Zustand der Ausgangsvariablen zugeordnet, der durch die 6

4 Wahrheitstabelle gegeben ist und unter der entsprechenden Adresse gespeichert ist. Jeder Ausgangszustand kann z.b. als Minterm in der disjunktiven Normalform der Eingangsvariablen interpretiert werden. Ein Festwertspeicher läßt sich mit Halbleiterdioden auf sehr einfache Weise realisieren: Bei Anlegen einer positiven Spannung an eine Adressenleitung: Datenleitungen D0... D7 haben eine positive Spannung ( 1 -Signal), wenn die entsprechende Datenleitung mit der Adressenleitung über eine Diode verbunden ist. 7 Speicherung von Datenworten, Abrufbar durch Adressleitungen Maskenprogrammierung, eine Änderung des Speicherinhalts ist nicht möglich Die Herstellung solcher ROMs lohnt sich nur bei großen Stückzahlen (z.b. Algorithmen in Taschenrechnern etc) Anwender programmierbare ROMs (sog. PROMs) besitzen zunächst in allen Kreuzungspunkten Dioden, die mit Sicherungselementen (z.b. dünne Bahnen aus polykristallinem Silizium) in Reihe geschaltet sind. 8

5 Der Anwender brennt mit Hilfe eines Programmiergerätes mit einem kurzen Stromimpuls die Sicherungen an denjenigen Kreuzungen heraus, an denen eine Diode unerwünscht ist. Programmierbare und löschbare ROMs sind EPROM (Erasable Programmable ROM) und EEPROM (Electrically Erasable Programmable ROM) bekannt. Bei den EPROMs besteht die Verbindung an den Kreuzungen zwischen Adressen- und Datenleitungen aus MOS-FETs mit einer schwimmenden Gate-Elektrode (Floating Gate MOS-FET). Programmierung einer 0: kurzer Impuls hoher negativer Spannung zwischen Gate und Substrat Negative Ladungsträger gelangen auf die schwimmende Gate-Elektrode (FG) höhere Gate-Source-Spannung nötig, als ohne negative Ladungen auf dem FG Kennlinien I D = f(u GS ) ist verschoben: Kennlinie (1): ohne neg. Ladung Kennlinie (2): mit neg. Ladung 9 Aufbringen positiver Ladungen auf das FG MOS-FET ist immer leitend Floating-Gate MOS-FETs halten die einmal aufgebrachte Ladung mindestens 10 Jahre Einsatz von EPROMs in Rechenanlagen Löschung des EPROMs durch ultraviolettes Licht, ei den EEPROMs auf elektrischem Wege. Flüchtige Speicher frei wählbarer Zugriff auf jede Speicherzelle, schreib- und lesbar, Anordnung in Matrixform SRAM: static RAM, -> Flip- Flop DRAM: dynamic RAM -> Kapazität Aufbau einer Speicherzelle mit einem D-Flip-Flop: Adressierung: Adressenleitungen xi und yj Information lesen oder speichern erfolgt über S Lesen: S = 0, Schreiben: S = 1, D = Dateneingang L = gelesene Information 10

6 Aufbau eines RAMs mit einer Speicherkapazität von 16 Bit: Die Ansteuerlogik (Schreib-/Lese-Funktion der D-Flip-Flops) ist nicht eingezeichnet. 11 Statische Speicherung in Flip-Flops möglich Kurze Zugriffszeiten (10 ns) Zugriffszeit: Zeit, die benötigt wird, um nach Anlegen der Adressen die Information am Datenausgang bereitzustellen In Zugriffszeit enthalten ist die Durchschaltzeit der Adresskodierung! Timing Sequenz beim Schreiben und Lesen eines RAMs Zeitlicher Ablauf eines Schreibvorganges A = Adresse D = Data input CS = Chip Select (write enable) R/W = Read/ Write t AS : Address Setup Time t DW : Data Valid to End of Write Time t WP : Write Pulse Width t H : Hold Time 12

7 Damit nicht in falsche Speicherzelle geschrieben wird: t AS Dauer des Schreibimpuls (R/W ) darf die Zeit t WP nicht unterschreiten. Daten müssen t DW vor Ende der Schreibimpulses stabil anliegen. Hold time der Daten nach Ende des Schreibimpulses Zeitlicher Ablauf eines Lesevorganges t AA = Address Access time Wesentlicher Fortschritt: CMOS Speicherzelle Statische Speicher werden verwendet, wenn hohe Geschwindigkeiten und nicht allzu großer Speicherbedarf erforderlich ist (Cache Speicher) 13 14

8 Dynamischer RAM-Speicher (DRAM): Außer Flip-Flop-Speicherelementen eignen sich auch Kondensatoren zum Speichern von Informationen Prinzip der DRAMs MOS-Technologie Speichern der Information in Gate-Kapazität (1 Transistor Speicherzelle) Vorteil: sehr klein sehr wenig Verlustleistung Tri-State-Treiber y j Bitleitungen y j, :Referenzleitung Nachteil: Information wird nur sehr kurz aufbewahrt (-> Leckströme) Wortleitung X i T 5 "refresh" notwendig ca. alle 10 ms => daher D RAM Gate auf 0 Speichern der Ladungen C L T C Leseverstaerker - + Bit Y j Gate auf 1 Übertragen des Zustands der Spalte Beim Schreiben wird die Kapazität entsprechend des Pegels des Leitungstreiber geladen y i. Beim Lesen detektiert der Verstärker die Ladung auf dem Kondensator 1 Mehr als 50% Ladung logische 1 Spannungsänderung an der BIT-Leitung ist gering, daher der Leseverstärker Spannung an C ändert sich, da C L geladen wird (zerstörendes Lesen) C muß im gleichen Zyklus wieder geladen werden Beispiel: 1 M Bit DRAM 512 Zeilen Zykluszeit Refresh pro Zeile ca. 200 ns Zeitbedarf Refresh: 512 x 200 ns = 0,1024 ms Tri-State Treiber: Transistoren der Gegentaktstufe können über einen Steuereingang in den hochohmigen Zustand schalten! Baustein kann an Sammelleitungssystemen (Bussystemen) betrieben werden siehe dazu Spaltenaufbau DRAM Speicher 2

9 Realisation: Trench-Kapazität In modernen DRAMs: Transistor und Kapazität sind zu einem Element verschmolzen 3 Refresh-Zyklen sind Auslesen und Wiedereinschreiben der Informationen! Batteriegepufferte Speicher (SRAM) Non volatile RAM (endliche Betriebsdauer) Daher Datensicherung in einem EEPROM (für Benutzer im Hintergrund, shadow RAM) Speicherung nur, wenn sich der Spannungszustand ändert (Stromausfall, Spannungsschwankungen) Einsatz Beispiele: Moderne Tachometer, Betriebstundenzähler, Computer beim, CNC Maschinen Fazit: Dynamische Speicher erreichen viel höhere Packungsdichten Dynamische Speicher benötigen eine komplexe Ablaufsteuerung und sind daher langsamer als statische RAMs 4

10 Speicheradressierung Die gesamte Adresse bilden M Bit für eine quadratische Speichermatrix je zur Hälfte werden die bit einem Spalten- bzw. einem Reihen-Adressdecoder zugeführt Auslesen über enable-steuerung 5 Speicher mit wortweiser Organisation, ein- oder zweidimensionaler Adressierung: Datenwortbreite: N bit 6

11 2 7 Adressdecoder 2 k -1 2 k -1 8

12 RAM Typen Zusammenfassung: Stand ca SRAM Static random access memory Nutzt 4-6 Transistoren für jede Speicherzelle, keine Kapazität wird überwiegend für Cache-Speicher genutzt DRAM Dynamic random access memory Hat Speicherzellen bestehend aus einem Transistor und einem Kondensator benötigt refresh und wird überwiegend als Massenspeicher (bis 1Gbit) benutzt FPM DRAM Fast page mode dynamic random access memory Originalform des DRAM, wartet bis ein bit lokalisiert wurde, liest das bit, bevor das nächste bit lokalisiert wird Maximum Transferrate ist ca. 176 MB/s. EDO DRAM Extended data-out dynamic random access memory Wartet nicht das Auslesen des ersten bit ab. Sobald die Adresse des ersten bit lokalisiert ist, beginnt der Prozess des nächsten bit Maximum Transferrate ist ca. 264 MB/s. SDRAM Synchronous dynamic random access memory burst mode Konzept: Auslesen entlang der Reihe, die das gewünschte bit enthält und liest alle nachfolgenden bits der Reihe, Die Idee: Daten immer in Sequenzen ablegen Maximum Transferrate ist ca. 528 MB/s. 9 DDR SDRAM Double data rate synchronous dynamic RAM Wie SDRAM mit höherer Bandbreite Maximum Transferrate ist 1,064 MB/s (DDR SDRAM 133 MHZ). Memory Module: SIMM (single in-line memory module) 30-pin connector (9 x 2 cm), in den meisten Computer immer zwei SIMMs Module Jedes SIMM 8 bit Daten, während BUS 16 bit Datenbreite hatte Später: 11 x 2.5 cm mit 72-pin connector, höhere Bandbreite bis 256 MB of RAM. From the top: SIMM, DIMM and SODIMM memory modules 10

13 dual in-line memory module (DIMM). 168-pin connector (14 x 2.5 cm), Speicherplatz 8 MB to 128 MB pro module kann einzeln installiert werden für Notebooks: small outline dual in-line memory module (SODIMM) Konfiguration Varianten von RAM Speichern Dynamic RAM controller: sorgt für refresh und verhindert Speicherzugriffkonflikte Zweitorspeicher: spezielle RAM-Bausteine, die es zwei unabhängigen Prozessen ermöglicht auf gemeinsame Daten zuzugreifen Datenaustausch o getrennte Adressdecoder o Zugriff wird von arbitrator (Schiedsrichter) überwacht FIFO (first in first out) Speicher Besonderes Schieberegister, das zuerst eingelesene Wort wird auch zuerst wieder ausgelesen o Im FIFO kann einlesen und auslesen asynchron erfolgen o Zur Kopplung asynchroner Systeme FIFO erster Generation: Schieberegister FIFO zweiter Generation: verschieben von Adresszeiger 11. E. Riedle Physik LMU

14 . gleiche physikalische Größe und Raster der Kontakte für Memory verschiedener Entwicklungsstufen und Kapazität unterschiedliche Kerben im Stecker um Verwechslung zu vermeiden Preis 2014: ca.10 / GB starke Schwankungen am Markt, z.b. durch Ausfall von Produktion derzeit bis zu 8 GB pro Modul Betriebssystem E. Riedle Physik LMU. Wiki: DDR-SDRAM (englisch Double Data Rate Synchronous Dynamic Random Access Memory) ist ein Typ von Random Access Memory (RAM), das heißt ein spezieller Halbleiterspeicher, den es aktuell in vier Varianten gibt. DDR-SDRAM mit 184 Kontakten DDR2-SDRAM mit 240 Kontakten DDR3-SDRAM ebenfalls mit 240 Kontakten DDR4-SDRAM mit 284 Kontakten E. Riedle Physik LMU

15 . E. Riedle Physik LMU. E. Riedle Physik LMU

16 Cache-Speicher Der Cache ist ein spezieller Puffer-Speicher, der zwischen dem Arbeitsspeicher und dem Prozessor liegt ganze Befehls- und Datenblöcke werden in den Cache kopiert Cache Technologie benutzt kleineren aber schnellen Speicher um Zugriffe auf langsamen Hauptspeicher zu beschleunigen Cache hit Daten im cache-speicher Cache miss Daten müssen aus Hauptspeicher geholt werden Mehrere Cache Ebenen sind möglich (first and second level cache) 12 First-Level-Cache (L1): Schnellste Speicher, der im Prozessor eingebaut ist. Dort werden Befehle und Daten zwischengespeichert. Die Bedeutung des L1 Caches wächst mit der höheren Geschwindigkeit der CPU. Second-Level-Cache (L2): Eigentliche Cache, der außerhalb des Prozessors liegt. In ihm werden die Daten des Arbeitsspeichers(RAM) zwischengespeichert. 13

17 Third-Level-Cache (L3): Diese Art von Cache verwendet AMD bei seinem Prozessor K6-3. Er liegt außerhalb des Prozessors, und ist bis zu 2 MB groß. Write-Trough Das ist das Verfahren bei dem der Second-Level-Cache die Daten sofort in den Arbeitsspeicher schreibt. Die Steuerung für den Schreibvorgang wird vom Cache übernommen. Der Prozessor kann in dieser Zeit weiterarbeiten. Write-Back Das ist das Verfahren bei dem der Second-Level-Cache dem Prozessor mitteilt, das die Daten in den Arbeitsspeicher geschrieben sind. Flash memory, BIOS Grundlagen dazu: EPROMS, EEPROMS Idee: Schaffe Reservoir von Ladungen "zwischen Gate und Kanal" Ladung "drin" -> V th (1) Ladung "draußen" -> Vth(2) 14 "Laden" des Potentialtopfes: Starke Rückwärtsspannung am p+n Übergang -> Lawinendurchbruch Elektronen gelangen durch Tunneln durch die dünne "untere" Barriere in den Potentialtopf (floating gate). Dort bleiben sie nach Abschalten der Rückwärtsspannung "Gate" ist negativ geladen "Löschen": Bestrahlung mit UV (253.7 nm) 15

18 Elektronen dienen als Barriere zwischen Gate und Kanal Analog zum maskenprogrammierten ROM (fehlende MOSFETs) Isolation des Gates Bei ROM durch weglassen des Gates, Beim EPROM durch floating gate 16 Bei EEPROMS: Metall-Nitrit-Oxid-Halbleiter FET Idee: SiO 2 -Si 3 N 4 -Grenzfläche enthält sehr viele "Oberflächenzustände" innerhalb der Bandlücke Bandschema Schreiben: hohe negative Gatespannung (~25 V) für msec Löcher tunneln durch das (dünne) Oxid und werden an der SiO 2 -Si 3 N 4 -Grenzfläche "getrapped". Diese Ladung bleibt auch erhalten, wenn V Gate wieder Null ist Diese Ladung induziert eine gleich große negative Ladung im Kanal => Leitfähigkeit! 17

19 Löschen: hohe positive Satzspannung invertiert den Vorgang Ob die Speicherzelle eine Null oder Eins trägt, hängt von der Verknüpfungslogik ab. Nach der obigen Verknüpfung (siehe maskenprogrammierbarer ROM) ist ein weitere Transistor zur Selektion erforderlich. Realisierung auch mit floating Gate möglich (sehr geringe Oxidschichtdicke, tunneln in beide Richtungen möglich) EEPROMs werden Byte für Byte geschrieben zu langsam für die meisten Anwendungen Flash memory, spezieller Typ EEPROM der Daten blockweise schreiben und löschen kann 512 bytes auf einmal statt byte für byte Anwendungen: BIOS-Chip ist die übliche Anwendung des Flash memory Halbleiterspeicher wie SmartMedia and CompactFlash cards Digitalkameras, "electronic film" (2-128 MB) 18 Memory Sticks, PCMCIA memory cards, memory cards für Videospiel Systeme Elektrische Leistung wird von System über die Kontakte an den Flash-Memory geliefert CompactFlash wurden 1994 von Sandisk entwickelt größere Speicherkapazität SmartMedia card CompactFlash-Karten nutzen einen onboard controller ship CompactFlash card 19

20 ..

21 Anwendung: BIOS (Basic input / output system) BIOS software hat diverse Aufgaben: Instruktionen and den Prozessor zum Laden des OS Power-on self-test (POST) für die verschiedenen Hardware-Komponenten Aktivierung anderer BIOS-Chips (z.b. SCSI, Graphikkarten) Beinhaltet low-level Routinen für das OS zum Ansprechen von Peripherien (Keyboard, Bildschirm, serielle und parallele Schnittstelle etc.) Stellt Settings für die hard disk, floppies, Uhr etc zur Verfügung 20. Vergleich verschiedener Speichertypen DRAM SRAM EEPROM Flash FRAM MRAM Zugriffszeit/ns Datenerhaltung/Jahr 0 0 > 10 > 10 > 10 > 10 Lesezyklen > > > > > > Schreibzyklen > > > 10 6 > 10 6 > > Schreibzeit einige ns wenige ns 1 10 ms 1μs 1ms 100 ns einige ns Schreibspannung/V < 5 < 1-5 < nur Versorgungsspannung Schreibstrom Eignung für niedrige Spannungen begrenzt gut begrenzt begrenzt begrenzt gut Skalierbarkeit begrenzt gut begrenzt begrenzt begrenzt gut

22 . FinFlash Nonvolatile data storage beyond 16 Gbit FinFlash: Facing the serious scaling issues for the sub-50- nm range of flash technologies, Infineon introduced novel Field Effect Transistors-based (FinFET) charge-trapping memory cells. These new memory transistors use a gate that surrounds a silicon ridge called a silicon "fin" (Si-fin) to improve the electrostatic control of the channel region. Using this architecture, Infineon has built memory transistors with very short gate lengths down to 20 nm using fins about ~10 nm wide (see picture ) on Silicon on Insulator substrate. Nur 100 Elektronen nötig, um ein Bit sicher für mehrere Jahre zu speichern. Infineon rechnet mit einer weiteren Entwicklungszeit von wenigen Jahren.. PC-RAM Phase-Change-Speicher

23 TM September 26, 2006 Freescale s MRAM a new kind of memory chip Matt Trumm MRAM Launch Marketer John Salter MRAM Product Development Manager Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc Timeline Motorola / Freescale MRAM History Initial research was started by the Motorola Labs-Physical Sciences Research Lab (PSRL) in conjunction with DARPA- US government agency. Significant investment was made in advanced, production ready, 200mm MRAM tool set. Development for commercialization began in the MOS12 Wafer Fab facility in Arizona. 256Kb and 1Mb test vehicles were successfully demonstrated by Motorola using 0.60um technology. Motorola delivered the first 4Mb MRAM samples using 0.18um technology and functionality was demonstrated on customer s board. Freescale spun off from Motorola. All MRAM activity transferred to the new company. Qualification Complete. Qualified products are currently shipping. The world s first MRAM product.

24 TM Freescale s MRAM Key Features Nonvolatile Data Retention - 10 years Stable & Reliable Data stored by polarization, not charge Fast Symmetrical Read/Write 35ns Byte writeable bit level granularity Unlimited Cycles Unlimited Endurance Non-destructive read No leakage, no soft errors Viable 4Mb Memory Device Qualified Compatible with Embedded Designs Integrated with Existing CMOS Baseline Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc Features Capacity 4Mbit memory array Configuration X16 configuration (8/16-bit access capability) 256Kx16bit organization Power Requirements 3.3V single power supply Low Voltage Inhibit Prevents writes on power loss Package In-Package Magnetic Shielding SRAM compatible pinout RoHS Compliant 44-Pin TSOP type-ii package Moisture sensitivity level MSL3 Theta ja = 60 degrees C/W Temperature Range Commercial Temperature (0-70 C) I/O TTL compatible Technology Contains Freescale s revolutionary toggle bit cell Additional Features

25 TM How Freescale s MRAM Works Key Features Information is stored as magnetic polarization, not charge The state of the bit is detected as a change in resistance S S N N N S S N MRAM (Magnetoresistive Random Access Memory) Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc Freescale s MRAM 4bit Memory Cell M5-BL i Program path for Writing information M3 M2 Thk Oxide Xtor N+ N+ V4 TE TJ M4-DL MVia V3 V2 V1 Pass Xtor Pass Xtor M1 N+ N+ N+ P- TVia i BE Group Select N+ N+ Sense Path for bit cell reading Layer Name M1-3 Via1-4 M4-DL MVia BE TJ TVia TE M5-BL

26 TM Freescale Technology Leadership Metal 5 Metal 4 MRAM module Via 3 MRAM BEOL Metal 3 Via 2 MTJ Metal 5 CMOS FEOL Metal 2 Via 1 Metal 1 Metal 4 Contact Bit cell Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc Read Speed Write Speed Array Efficiency Future Scalability Cell Density Non-Volatility Endurance Cell Leakage Low Voltage Complexity MRAM Fast Fast Med/High Good Med/High Yes Infinite Low Yes Medium SRAM Fastest Fastest High Good Low No Infinite Low/High Yes Low DRAM Medium Medium High Limited High Infinite High Limited Medium Key Features High performance symmetrical read and write timing Small size and scalable for future technologies Nonvolatile with virtually unlimited read-write endurance Low leakage and low voltage capable No Technology Comparison Flash Fast Low Med/Low Limited Medium Yes Limited Low Limited Medium FeRam Fast Medium Medium Limited Medium Yes Limited Low Limited Medium

27 Sample Application Battery Backed SRAM Replacement MCU Addr/Data Bus CE Control Chip SRAM Battery Problems System design complexity Board space and weight Battery life Manufacturing complexity Environmental concerns Addr/Data Bus MCU MCU Addr/Data Bus Battery SRAM Problems Cost Manufacturing complexity Battery life Low performance Environmental concerns Solutions Single chip solution Simple, low cost system design Manufacturing simplification No battery Unlimited life Smaller profile Higher performance Environmentally friendly Freescale MRAM Production and Sample Timeline Timeline Now Now 1Q07 2Q Mb Qualification Samples. 0 70C, 35ns 4Mb Production. 0 70C, 35ns 4Mb Qualification Samples C 4Mb Production Volumes C Derivative Products To Be Announced Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc TM

28 TM Thank You To learn more about MRAM please contact John Salter at or visit Freescale and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are the property of their respective owners. Freescale Semiconductor, Inc E. Riedle Physik LMU