Gleichstromverhalten von CMOS-Invertern

Größe: px

Ab Seite anzeigen:

Download "Gleichstromverhalten von CMOS-Invertern"

Waldemar Linden
vor 7 Jahren
Abrufe

1 Gleichstromverhalten von CMOS-Invertern Andreas Heyer für Proseminar Statische CMOS-Schaltungen im Sommersemester 2005/FSU Jena Professor Dr. Eberhard Zehendner

2 Gliederung 1. Inverter 2. Wirkungsweise eines CMOS-Inverters 3. Übertragungskennlinie und Kennwerte 4. Übersicht über Industriestandards 5. Beispielrechnung zu den Inverterkennwerten 2

3 Boolsche Logik: Inverter Boolsche Eingabevariable A Inverter:= NOT A Abbildung der Variablen A auf Spannungswerte 0=L, 1=H Verschiedene Logiklevel-Standards: TTL, CMOS A A 0 1 NOT A 1 0 A 3

4 Inverter mit bipolarem npn-transistor V=A in V DD A=V out Eingangsspannung A Ausgangsspannung V out V out =V CE =V DD -I CE R Bei A=1=H schaltet der Transistor durch V out wird 0 Bei A=0=L ist der Transistor gesperrt V out wird V DD 4

5 Nachteile Bipolarer Transistor: Stromfluss an der Basis, ständiger Leistungsabfall Stromfluss durch den Widerstand R Ständiger Energieverbrauch im durchgeschaltetem Zustand, also unnötige Verluste Integration von Widerständen in integrierten Schaltungen sehr aufwändig, zum Teil auch nicht möglich 5

6 Inverter mit MOSFET R V=A in V DD A=V out Ersatz des npn- Transistors durch MOSFET Kein Schaltstrom mehr Ersatz des Widerstandes R durch einen Transistor: Widerstand durch V R einstellbar Weiterhin Stromfluss und Verluste beim Schalten des Eingangs A auf 1 6

7 CMOS-Inverter V=A in V DD A=V out Zusammenschaltung eines nmos- mit einem pmos-transistor Wirkungsweise eines Umschalters Hochohmiger Schalteingang Nur geringe Leistungsabfälle beim Umschalten des Inverters 7

8 Nachweis der Inverterwirkung(1) Statische Zustände ohne Berücksichtigung von Frequenzabhängigkeiten (Kapazitäten) oder Stromflüsse durch Verbraucher am Ausgang Betrieb der Transistoren im Sperrbereich und im voll durchgeschalteten Sättigungsbereich Strecke Drain-Source: 500 bis 1000Ω im leitenden Zustand 10 bis 20 MΩ im gesperrten Zustand V in im Bereich 0V bis V DD V GSn =V in V SGp =V DD -V in 8

9 Nachweis der Inverterwirkung(2) Eingang A=1: High Level V in =V DD : Mp gesperrt Mn durchgeschaltet Verbindung des Ausgangs V out mit Masse V out 0V Mp wirkt als Pull-Down-Transistor 9

10 Nachweis der Inverterwirkung(3) Eingang A=0: Low Level V in =0V: Mn gesperrt Mp durchgeschaltet (V GSp =V in -V DD <0V) Verbindung des Ausgangs V out mit der Spannungsversorgung V out V DD Mp wirkt als Pull-Up-Transistor 10

11 Nachweis der Inverterwirkung(4) A V in NOT A V out 0 0V 1 V DD 1 V DD 0 0V Positive Logic Werte für V DD und die Logiklevel durch verschiedene Schaltungsstandards festgelegt 11

12 Vergleich der Übertragungskennlinien verschiedener Inverter 12

13 Voltage-Transfer-Curve 13

14 Output Low Voltage V OL : Kleinstmöglicher Spannungswert am Ausgang Für V in =V DD >V DD - V Tp ist Mp gesperrt (cutoff) Mn ist aktiv, I Dn =0A (kein Verbraucher), deshalb V DSn =0V V OL =V out = V DSn =0V Unvermeidliche Leckströme bewirken aber einen geringen Strom I Dn im Bereich µa/na Damit ist V OL =V out = V DSn 1mV in der Realität 14

15 Output High Voltage V OH : Größtmöglicher Spannungswert am Ausgang Für V in <V Tp ist Mn gesperrt (cutoff) Mp ist aktiv, I Dp =0A (kein Verbraucher), deshalb V SDp =0V V OH =V out = V SDp =V DD -V SDp =V DD Unvermeidliche Leckströme bewirken ebenfalls einen geringen Strom I Dn im Bereich µa/na Damit ist V OH =V out = V SDp V DD -1mV in der Realität 15

16 Output Logic Swing V L =V OH -V OL =V DD Ausgangsänderung über die gesamte Spannungsbreite Ausgangswerte liegen an den Grenzen des Spannungsbereiches und weit auseinander Dadurch wohldefinierte Logikwerte möglich und auch real unterscheidbar 16

17 Input Low Voltage (1) V IL : Größtmögliche Eingangsspannung, die als logische 0 (L) interpretiert wird Damit V out =V OH stabil bei rund V DD und als logische 1 (H) interpretierbar Für V in >V IL geht die Schaltung in einen instabilen Übergangszustand, in dem beide Transistoren (teilweise) durchschalten Damit sind sowohl die Eingangs- wie auch die Ausgangswerte in Spannungsbereichen, die keine genaue Zuordnung zu den Logikleveln ermöglichen 17

18 Input Low Voltage (2) Stabilitätsbereiche aus der Übertragungskurve erkennbar Vermeiden des Bereiches mit dem steilen Abfall Definitionspunkt für V IL : Anstieg der Kurve hat Wert -1 Begründung: Bei nur geringfügiger Steigerung von V über V IL änderte sich sonst V out drastisch, also instabiles Verhalten Es gilt: I Dn =I Dp Mn im gesättigten, Mp im ungesättigten Modus 18

19 Input Low Voltage (3) V = V, V = V DSn out GSn in V = V V, V = V V I SDp DD out SGp DD in Dn = I Dp β n p ( V V ) = ( V V V )( V V ) ( V V ) 2 2 Differenzieren nach β Mit β 2 (1) 2 2 in Tn DD in Tp DD out DD out V in dvout = = 1 dv out ( V V ) = β ( V V ) ( V V V ) + ( V V ) n in Tn p DD out DD in Tp DD out dvin dv dv out in IL dv dv dv out in β n βn Vin 1+ = 2 Vout VDD VTp + VTn (2) β p βp 19

20 Input High Voltage (1) V IH : Kleinstmögliche Eingangsspannung, die als logische 1 (H) interpretiert wird Damit V out =V OL stabil bei rund 0V und als logische 0 (L) interpretierbar Für V in <V IH geht die Schaltung in einen instabilen Übergangszustand, in dem beide Transistoren (teilweise) durchschalten Damit sind sowohl die Eingangs- wie auch die Ausgangswerte in Spannungsbereichen, die keine genaue Zuordnung zu den Logikleveln ermöglichen 20

21 Input High Voltage (2) Stabilitätsbereiche aus der Übertragungskurve erkennbar Vermeiden des Bereiches mit dem steilen Abfall Definitionspunkt für V IH : Anstieg der Kurve hat Wert -1 Begründung: Bei nur geringfügiger Senkung von V unter V IH änderte sich sonst V out drastisch, also instabiles Verhalten Es gilt: I Dn =I Dp Mp im gesättigten, Mn im ungesättigten Modus 21

22 Input High Voltage (3) V = V, V = V DSn out GSn in V = V V, V = V V I SDp DD out SGp DD in Dn = I Dp β 2 2 β n p 2 ( Vin VTn ) Vout Vout = ( VDD Vin VTp ) (1) 2 2 Differenzieren nach V β Mit in dvout dv out ( V V ) + V + V = β ( V V V ) n in Tn out out p DD in Tp dvin dvin dv dv out in dv = dv out IH = 1 βp βp Vin 1+ = 2 Vout + VTn ( VDD VTp ) (2) βn βn 22

23 Threshold-/Midpoint-Voltage (1) V TH =V M : Spannung, bei der sich beide Transistoren in der Mitte der Übergangsregion der VTC befinden Schnittpunkt der VTC mit der Geraden V out =V in Ungefähre Mitte zwischen V IL und V IH Markiert den Übergang zwischen den Logikleveln am Ein- und Ausgang Beide Transistoren im gesättigten, leitenden Zustand 23

24 Threshold-/Midpoint-Voltage (2) V = V = V = V I out in TH M Dn = I Dp β β n p ( V V ) = ( V V V ) 2 M Tn DD M Tp V M = β V V + V n DD Tp Tn β p 1+ βn β p Für βn β p V = 1 wird VM 2 DD 24

25 Zusammenfassung: Critical Voltages 0 V in V IL : V out =V DD Damit V in als logische 0, V out als logische 1 interpretierbar V IH V in V DD : V out =0 Damit V in als logische 1, V out als logische 0 interpretierbar Immer: V IL V M V IH V in <V M : Eingabe möglicherweise log. 0 V in >V M : Eingabe möglicherweise log. 1 25

26 Noise Margins Rauschgrenzen für für Spannungsfremdeinstrahlung (z.b. durch parasitäre Kopplungen) Messwerte für die Resistenz des Inverters gegen ungewollte Umschaltungen Für Logiklevel 0: VNM L =V IL -V OL =V IL Für Logiklevel 1: VNM H =V OH -V IH =V DD -V IH Innerhalb dieser Grenzen bleiben die Logiklevel gewahrt 26

27 Critical Voltages/ Noise Margins 27

28 Implementierung im IC 28

29 TTL-Pegel V DD =5V Eingang: 0 (L): V in 0,8V 1 (H): V in 2,0V Ausgang: 0 (L): V out 0,4V 1 (H): V out 2,4V Standard-CMOS-Logik benötigt teilweise Pegelanpassung bei Verwendung mit der älteren TTL-Logik auch im 5V-Betrieb 29

30 Vergleich CMOS-TTL: Vorteile Größerer Spannungsbereich (3 bis 15V) Symmetrische und rechteckförmige Übertragungskennlinie Symmetr. Impulsflanken und Verzögerungszeiten Extrem niedriger Leistungsbedarf im Ruhezustand Geringer Bedarf bei niedrigen Taktfrequenzen Geringere Temperaturabhängigkeit Unempfindlicher Gegenüber der Speisespannung 30

31 Vergleich CMOS-TTL: Nachteile Größerer Ausgangswiderstand (bis 1kΩ) Größere Verzögerungszeiten Längere Impulsflanken 31

32 JEDEC-Standard 1976 EIA/JEDEC-Standard für alle CMOS- Hersteller Joint Electron Devices Council Vereinheitlichung von Betriebsparametern, Datenblättern und Messmethoden Festlegungen für Minimal- und Maximalwerte Gilt für die 4000er Baureihe Pufferung der Ausgänge 32

33 CMOS-Baureihen CD4000A: CD4000/4500B: ab 1976 HEF4000B: ab 1976 High-Speed 74HC...: ab

34 Literatur Neil H. E. Weste, Kamran Eshraghian: Principles of CMOS VLSI Design, 2nd ed., Addison-Wesley, 1999 John P. Uyemura: CMOS Logic Circuit Design, Kluwer, 1999 Kühn: Handbuch TTL- und CMOS- Schaltkreise, 2. Auflage, VEB Verlag Technik, Berlin,

Ähnliche Dokumente

Gleichstromverhalten von. CMOS-Invertern. Proseminar Statische CMOS-Schaltungen im Sommersemester 2005/FSU Jena Professor Dr. Eberhard Zehendner

Gleichstromverhalten von. CMOS-Invertern. Proseminar Statische CMOS-Schaltungen im Sommersemester 2005/FSU Jena Professor Dr. Eberhard Zehendner Gleichstromverhalten von CMOS-Invertern Andreas Heyer für Proseminar Statische CMOS-Schaltungen im Sommersemester 2005/FSU Jena Professor Dr. Eberhard Zehendner Gliederung 1. Inverter 2. Wirkungsweise