Mikrocomputertechnik - Speicher

Transkript

1 4. peicher 4.1 Allgemeines peicherpyramide 4-1

2 peichermatrix 4-2

3 4.2 Halbleiterspeicher Klassifizierung der Halbleiterspeicher Halbleiterspeicher nicht flüchtig flüchtig RAM nicht löschbar ROM PROM löschbar EPROM EEPROM statisch RAM dynamisch RAM abei bedeuten die Abürzungen: ROM Read Only Memory EEPROM Electrical EPROM RAM Random Access Memory RAM tatic RAM PROM Programmable ROM RAM ynamic RAM EPROM Erasable PROM 4-3

4 ROM (Read Only Memory) U B R Zeile 0 Zeile 0 Zeile 1 Zeile 1 R aten aten ROM wird im Herstellungsprozess programmiert. innvoll erst bei hohen tückzahlen 4-4

5 PROM (Programmable ROM) U B U B R aten aten Programmieren erfolgt durch das urchschmelzen einer icherung ( fusable link) (zerstörendes chreiben) Programmierung nicht bei der Herstellung, sondern beim Kunden 4-5

6 EPROM (Erasable PROM) spezieller MO-FET Transistor mit isoliertem zusätzlichen ate (Floating ate) +U B R F n F n p aten 4-6

7 Programmieren einer EPROM-Zelle 1. hoher Kanalstrom zwischen ource und rain. ( 21V an rain) 2. hohe Feldstärke zwischen ate und ource. (21V an ate). adurch werden Elektronen durch das dünne io 2 (icke ca. 30 nm) auf das Floating ate transportiert iese sammeln sich dort an und verschieben mit ihrer Ladung die chwellspannung des Transistors auf ca. 6V. Mit der üblichen Betriebsspannung von 5 V am ate wird der Transistor nicht mehr leitend. peicherdauer ca.10 Jahre +U B R F aten Löschen einer EPROM-Zelle Eine EPROM-Zelle wird durch energiereiches UV-Licht gelöscht. Hierzu hat der EPROM-peicher ein lichtdurchlässiges Fenster im ehäuse. urch die Photonen erhalten die F-Elektronen soviel Energie, daß sie durch den Isolator zum ate bzw. zum ubstrat gelangen und dorthin abfließen können. urch den Photonenbeschuß werden allerdings auch Fehlstellen im Kristallgitter erzeugt, die dazu führen, daß die chwellspannung sich mit jeder Programmierung ein wenig verschiebt. Aus diesem rund ist die Anzahl der Lösch- und Programmierzyklen auf einige Hundert beschränkt. 4-7

8 EEPROM (Electrical Erasable PROM) EEPROM braucht zum Löschen nicht aus der chaltung genommen werden. Aufbau ähnlich EPROM, das Floating ate reicht bis über das n - ebiet des rain. Abstand zwischen F und rain ist nur einige Nanometer Zur elektion muss der peicherzelle ein chalttransistor vorgeschaltet werden. +U B R Adressen +U B n p F n chalttransistor peichertransistor F aten 4-8

9 Lesen einer EEPROM-Zelle ate des chalttransistors auf 5V, der chalttransistor wird leitend er peichertransistor wird nur leitend, wenn sich auf dem F keine Ladungen befinden => 0V an atenleitung Ist das Floating ate geladen, so schaltet dieser nicht, => 5V an atenleitung 4-9

10 Programmierung einer EEPROM-Zelle rundzustand zum Programmieren ist ein geladenes F, d. h. der peichertransistor sperrt (Es ist eine 1 programmiert). Löschen => Laden des F. 20 V an und 0V an rain des peichertransistors=> Elektronen werden von rain auf F gezogen 5V R Adressen 5V 20V F 0V aten 4-10

11 Programmieren einer 0 => Entladen des F Auswahl durch 21V an ate des chalttransitors und 18V an atenleitung => chalttransitor schaltet und legt 18V an rain des peichertransistors, 0V an ate und 18V an rain => F wird entladen 0V R Adressen 21V 0V F +18V aten Programmieren einer 1 => F bleibt geladen 0V an aten=> 0V an rain des peichertransitors 4-11

12 tatische CMO-peicherzelle peichern der Information in einem FlipFlop, realisiert mit rückgekoppelten CMO Invertern +Ub T1 T3 T5 T6 T2 T4 A B1 B0 4-12

13 Aufbau einer statischen CMO-peicherzelle (CMO = Complemtary MO ) Lesen: A wird aktiviert, T5 und T6 schalten durch. An den paltenleitungen B0 und B1 wird durch einen chreib/leseverstärker der Zustand des FlipFlops abgegriffen und als 1 bzw 0 auf die atenleitung gegeben. chreiben: er chreib/leseverstärker generiert entsprechend des angelegten atenbits die pannungspegel für die Leitungen B0 und B1. as über die Adressleitung A ausgewählte FlipFlop kippt in den entsprechenden Zustand. 4-13

14 Aufbau einer RAM-Zelle U B U P U B Leitungskapazität Adressen peicherkapazität aten 4-14

15 Querschnitt durch eine RAM-Zelle ie Information wird beim RAM in einem kleinen Kondensator gespeichert, der durch das vergrößerte raingebiet gebildet wird. ie Kapazität beträgt ca. 0,1 pf - 0,5 pf. n n p 4-15

16 4.3 Organisation eines peicherbausteins A0 A1 Ai eco der peichermatrix 2 n x m (quadratisch) Aj chreib - Leseverstärker eco der paltenmux An /OE R/W I/O- I/O- Treiber Treiber... I/O- Treiber 0 1 m 4-16

17 4.4 Aufbau eines RAM-Bausteins A0 A1 Register eco der peichermatrix 2 n x m (quadratisch) A n/2 / RA A0 A1 Register eco der chreib - Leseverstärker paltenmux / CA A n/2 /OE R/W I/O- Treiber I/O /RA = Row Address trobe /CA = Column Address trobe 4-17

18 Refresh Ähnlich dem Lesezugriff Zeilenadressen werden intern oder extern erzeugt Alle Elemente einer Zeile werden gleichzeitig aufgefrischt 3-5% der Zugriffszeit geht im Mittel durch Refresh verloren Es gibt mehrere Refresh-Modi RA Only Refresh Beim RA-Only-Refresh wird von außen die aufzufrischende Zeilenadresse angelegt und nur das /RA-ignal aktiviert. Innerhalb einer spezifizierten Zeit muß dies für jede Zeile einmal gemacht werden. Extern muß ein Zähler vorhanden sein, der bei jedem Refresh erhöht wird. iesen Modus beherrschen alle RAM-Typen. /R A Z y k lu s z e it A d r e s s e n Z e ile n a d r 4-18

19 CA before RA Refresh In diesem Fall besitzt das RAM einen internen Adreßzähler. Eine Refresh-Adresse braucht nicht angelegt zu werden. urch die ignalfolge /CA vor /RA wird der Refresh-Modus aktiviert und der interne Refreshzähler inkrementiert. ieser Modus ist bei den heutigen Bausteinen tandard. /R A Z y k lu s z e it /C A 4-19

20 chnelle Zugriffsmethoden Interleave 2-Wege Interleaving: Eine Möglichkeit die Zykluszeit beim eitenwechsel zu umgehen, ist das Interleaving. Hierzu wird der peicher in sogenannte Banks aufgeteilt, die dann separat mit zeitlich versetzten RA- und CA-ignalen angesprochen werden. Am Beispiel eines 2-Wege-Interleaving soll das Prinzip verdeutlicht werden. er gesamte peicher wird in 2 Blöcke (Banks) aufgeteilt, die mit 2 separaten peicherbausteinen realisiert werden. ie geraden Adressen liegen nun in Bank0 und die ungeraden Adressen in Bank1. Bei einem sequentiellen Zugriff (z.b. Cache-Line auffüllen) werden die beiden Banks nacheinander angesprochen, so dass sich, wie oben gezeigt, effektiv eine Verdoppelung der Zugriffsrate ergibt. Während nach einem Zugriff auf Bank 0 die Precharge-Zeit abgewartet werden muss, wird bereits auf Bank 1 zugegriffen. Für die Zugriffsrate ist also nicht die Zykluszeit, sondern nur die Zugriffszeit maßgebend. 4-20

21 Page-Modus Beim Page-Modus (eitenzugriff) bleibt eine Zeile adressiert. Nur beim ersten Zugriff auf die Zeile wird die volle Zugriffszeit benötigt. a bei den Folgezugriffen innerhalb der Zeile nur noch die paltenadressen angelegt werden müssen, erfolgen diese Zugriffe schneller. Wie im obigen Zeitdiagramm angedeutet, erfolgt der Zugriff innerhalb einer eite (Page) ca. 2-3 mal schneller. Muss auf eine andere Zeile zugegriffen werden, wird der Page-Modus abgebrochen. 4-21

22 RAM-Controller Passt Adressbus des Prozessors an RAM Adressbus an teuert Refresh teuert Zugriffsverfahren 4-22