Teil VII Einfache Logikgatter. Statische Logik

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1 Teil VII Einfache Logikgatter Statische Logik 1

2 Einleitung Statische Logik CMOS-Logik Gleichstromverhalten Laufzeit Kaskadierung Falsches Schalten Verlustleistung Pseudo-NMOS-Logik DCVS-Logik Pass-Transistor-Logik Inhalt 2/ 46

3 Einleitung 3/ 46

4 Einleitung Bisher nur einfache Inverter betrachtet Ausweitung der Diskussion auf Logikgatter (z.b. NAND-, NOR- oder XOR-Gatter) Kombinatorische Logik besteht aus kombinatorischen Logikgattern Ausgang hängt eindeutig auf Grund einer Bool`schen Gleichung von den Eingängen ab. Sequentielle Logik Ausgänge hängen auch auf Grund von Rückkoppelungen von den vorhergehenden Eingangssignalen ab. Sequentielle Schaltungen weisen einen Speichereffekt auf. 4/ 46

5 Schaltungstopologie: Einleitung entscheidet über den Erfolg einer integrierten Schaltung! elektrische Eigenschaften: Schaltgeschwindigkeit Verlustleistung Zuverlässigkeit sowie Unabhängigkeit von Herstellungstoleranzen und Störungen nicht elektrische Eigenschaften: Kosten für den Entwurf und die Herstellung der integrierten Schaltung (Stückzahl Technologie Konflikt) Kosten für das Testen der Schaltung Eine einzige Schaltungstopologie deckt nicht alle Aspekte ab. Entwickler sollte alle möglichen Schaltungsalternativen beachten. 5/ 46

6 Rahmenbedingung: Einleitung Design des Chip innerhalb einer vorgegebenen Zeit Vorgegebener Kostenrahmen Spezifizierte Verlustleistung, Fläche und Taktfrequenz Test der integrierten Schaltung (Aufwand und Zeit) Festlegungen vor dem Beginn des Designs: Wahl einer geeigneten Technologie (Verlustleistung, Fläche, Taktfrequenz und Kosten) Das Testkonzept sollte von Beginn an feststehen Wahl der geeigneten Schaltungstopologie(n) 6/ 46

7 Einleitung Vergleich der statischen und dynamischen Schaltungstopologien Statische Logikgatter Bewahrung des logischen Zustand solange die Versorgungsspannung aufrecht erhalten bleibt führen gewünschte Funktion ohne ein Taktsignal aus nicht getaktete Logikfamilien Gatterausgänge niederohmig entweder mit U DD oder mit Masse verbunden. höhere Zuverlässigkeit größere Immunität gegen Störungen und Herstellungstoleranzen. statische sind Schaltungen leichter von einer Technologiegeneration zur nächsten portierbar weniger Verlustleistung leichter mit CAD-Werkzeugen zu entwerfen Dynamische Logikgatter Information in Form von Ladungen vorübergehend gespeichert benötigen für die gewünschte logische Funktion unbedingt ein Taktsignal sind schneller 7/ 46

8 CMOS-Logik Gleichstromverhalten 8/ 46

9 CMOS-Logik - Gleichstromverhalten Das Ausgangsignal eines Gatters soll entweder an U DD liegen oder Massepotential aufweisen Wenn Ausgang Q eine logische 1 haben soll: Vorhandensein eines leitenden Pfads zu U DD Wenn Ausgang Q eine logische 0 haben soll: Vorhandensein eines leitenden Pfads nach Masse Folge: Pull-Up-Pfad muss komplementär zum Pull-Down-Pfad sein! in CMOS-Technologie leicht umzusetzen, weil komplementäre Transistoren zur Verfügung stehen. UND-Funktion : Serienschaltung von Transistoren ODER-Funktion : Parallelschaltung von Transistoren A Y Pull-Up- Pfad Pull-Down- Pfad U DD U SS Z 9/ 46

10 Beispiel NAND: Vollständiges Entladen der Lastkapazität nur mit N-Kanal-Transistoren möglich Pull-Down-Pfad: Verwendung von N-Kanal-Transistoren Vollständiges Aufladen der Lastkapazität nur mit P-Kanal-Transistoren möglich Pull-Up-Pfad: Verwendung von P-Kanal-Transistoren ABER: Invertierende Wirkung wie beim Inverter Aufbau: CMOS-Logik - Gleichstromverhalten U DD Pull-Up-Pfad: ODER-Funktion von 0 Parallelschaltung von P-Kanal-Tr. A A B Z Z=A*B Pull-Down-Pfad: AND-Funktion von 1 Serienschaltungschaltung von N-Kanal-Tr. B U SS 10 / 46

11 CMOS-Logik - Gleichstromverhalten Weitere Beispiele: Z=A+B Z=A*B+(D+E)*C Z=A*B Z=(A+B)*(D*E+C) Z=A+B U DD A B Z A B U SS 11 / 46

12 CMOS-Logik - Gleichstromverhalten Eigenschaften des CMOS-Gatters: Pull-Up-Pfad muss komplementär zum Pull-Down-Pfad sein die Anzahl der benötigten Transistoren doppelt so groß wie die Anzahl der logischen Eingangsvariablen F i ( fan in ) Gleiche vorteilhafte Eigenschaften wie der CMOS-Inverter. die Ausgangsspannung wechselt zwischen Masse und U DD (U OH =U DD, U OL =U SS ). im eingeschwungenen Zustand näherungsweise keine statische Verlustleistung Nur invertierende Gatter direkt umsetzbar Logikblöcke werden in invertierende Teilblocke zerlegt: z. B.: Z = A+B*C = A+B*C = A*B*C = A*(B+C) 12 / 46

13 CMOS-Logik - Gleichstromverhalten Übertragungskennlinie Übertragungskennlinien anhängig von der Kombination der logischen Eingangswerte Beispiel NAND: Wechsel am Ausgang 1 nach 0 mit 3 Kombinationen möglich: 1. A=B=0 1: beide Transistoren im Pull-up-Pfad leiten hoher Strom große U GS im Pull-Down-Pad nötig 2. A=1, B= B=1, A=0 1 Uin muss größer sein um gleichen Strom zu treiben U 2 M 2 Störabstände abhängig von den Eingangssignalen! / 46

14 CMOS-Logik - Gleichstromverhalten Logikschaltungen werden vorwiegend mit NAND-Gattern realisiert: n-kanal-transistoren haben eine höhere Beweglichkeit. n-kanal-transistoren sind besser für Serienschaltung geeignet. Etwa 75 Prozent aller Logikschaltungen bestehen aus NAND-Gatter. Nachteile der Serienschaltung: Beispiel: Ausgangswechsels eines NAND von 1 nach 0 M2 für t=0 im Sättigungsbereich Spannung am Knoten X unter U DD -U T M1 im Triodenbereich U GS,2 < U DD und U T,2 > U T,1 wegen X=U S,2 > 0 Kein max. Stromfluss! Je mehr Transistoren gestapelt werden desto größer der Effekt! Nie mehr als 3-4 Transistoren stapeln! 14 / 46

15 Layout eines NAND: CMOS-Logik - Gleichstromverhalten Regel: Einfache und reguläre Geometriestrukturen, die nur eine Ausrichtung aufweisen sollen Das folgende Layout befolgt diese Regeln: (gerade G-, D-, S-Gebiete) Aus U DD U ss U DD Aktives Gebiet p + Aktives Gebiet n + N-well/p + Polysilizium Gate Metall Kontaktloch Ein1 Ein2 15 / 46

16 CMOS-Logik Schaltverhalten 16 / 46

17 CMOS-Logik - Schaltverhalten Berechnung der Gatterlaufzeit wie bei Invertern Approximation mit Schaltern äquivalenten Widerständen (R N, R P ) und äquivalenten Kapazitäten (C L,C X ) Entsprechende RC-Schaltung liefert die Laufzeit Laufzeiten sind abhängig von den Eingangssignalen NAND-Gatter: C L enthält hier auch die C L,intern Beachte: Parallelschaltung der Kapazitäten vom P-Kanal-Tr. C X enthält C GS, C GD sowie C j C GS, C GD wirken als Miller-Kap. 17 / 46

18 CMOS-Logik - Schaltverhalten Beispiel NAND: hier sind die p-kanal-transistoren um β R größer (β R =2 bis 3) Signalwechsel F: Beide Eingänge wechseln nach Masse - beide p-kanal-tr. leiten: plh1 2. Nur ein Eingang wechselt nach Masse - nur ein p-kanal-tr. leitet: - Doppelte Laufzeit! Signalwechsel F: 1 0 t t plh 2 R = 0,69 2 = 0, 69 Beide Eingänge wechseln nach Masse R - beide n-kanal-tr. leiten: t phl p p C C L L ( R C + R C ) = 0,69 2 n x n L 18 / 46

19 CMOS-Logik - Schaltverhalten Gatterlaufzeit der in Serie geschalteten Transistoren Bei 2 Transistoren: t phl Bei F i Transistoren: t phl Zwei Extreme: Externer C L -Anteil überwiegt (üblich): t phl Weite entsprechend der Anzahl der Eingänge vergrößern W n = F i W n,inv R n ~ 1/F i Sehr ungünstig bei Serienschaltung von p-kanal-transistoren Interner Anteil überwiegt: ( R C + R C ) = 0,69 2 n x Gatterlaufzeit annähernd quadratisch von F i abhängig Gatterlaufzeit unabhängig von der Dimensionierung der Weite ( W n *2 R n /2 ABER: C x *2, C L,intern *2) n 1 ( R C F ( F 1 + F R C ) =,69 ) 0 2 0, 69 n x ( F R C ) i n L i i L i n L 19 / 46

20 CMOS-Logik - Schaltverhalten Gatter mit F i >3: Umstrukturierung der Logik! Mehr Stufen Weniger F i pro Stufe Bei guter Zerlegung und Dimensionierung: Verbesserung der Gatterlaufzeit Beispiel siehe Bild: Mit C L =0: Verbesserung um Faktor 3! ABER: mehr statische Verlustleistung 20 / 46

21 CMOS-Logik - Kaskadierung Logischer und elektrischer Aufwand: Referenz-Gatter Modell C R C in i pi = α C = R onn = α C int = R pt onp = Rt α t pt = 0, 69 R t C Mit Referenzlaufzeit t p0 vom Inverter t p0 = 0, 69 Rinv Cinv folgt: Rt C pt Rt t pt = t p mit p = Rinv C 0 inv R t = t p pt p0 pt p: parasitäre Verzögerung inv C C pt inv t p = 0,69 Ri ( C pi + CL ) Rt CL Rt t p = 0,69 Cin + 0,69 α C pt α Cin α Rt C C Rt C L pt int t p = 0,69 Rinv Cinv + Rinv Cinv C { in Rinv C inv g f p t = t ( g f ) p p0 + p f: elektrischer Aufwand g: logischer Aufwand in C in ist α enthalten 21 / 46

22 CMOS-Logik - Kaskadierung Beispiele für die Berechnung: t p = t p0 ( g f + p) Berechnung g (logischer Aufwand): Verhältnis der Summe der Eingangskapazitäten Berechnung p (parasitäre Verzögerung): Verhältnis der Summe der Transistorweiten von den Transistoren, die am Ausgang liegen g p Rt = R Rt = R inv inv C C C C int inv pt inv Ein U DD 2 B Aus 1 B A U DD A Aus A B A U DD 4 4 Aus 1 1 B normierte Laufzeit t p faches Nand g= 4/3;p=2 Inverter: g=1,p=1 Gateaufwand g x f 1 g=1*3/3=1 g=1*4/3 g=1*5/3 p=1*3/3=1 p=1*6/3=2 p=1*6/3=2 0 0 P elektrischer Aufwand f 22 / 46

23 CMOS-Logik Verlustleistung 23 / 46

24 CMOS-Logik - Verlustleistung Verlustleistung in komplementären CMOS-Gattern Gleiche Mechanismen wie im Inverter! Wenn Eingangssignale gleichzeitig eintreffen, gilt (falsches Schalten ist ausgeschlossen): P dyn = α f T C L U Schaltaktivität α: Wahrscheinlichkeit für einen 0 1 Signalwechsel während einer Taktperiode am Ausgang des Gatters Leicht bestimmbar über Wertetabelle, z. B. eines zweifachen NOR-Gatters: 2 DD p = p aus = 0 paus= 1 = = / 46

25 CMOS-Logik - Verlustleistung Schlussfolgerungen bzw. Design-Ziel: Die Struktur der Logikschaltungen so wählen, dass geringe Schaltaktivitäten erzielt werden. Zusätzlich sollten in einer Kette von Gattern die Signale mit den höchsten Schaltaktivitäten zuletzt ausgewertet werden ABER: Es ist nicht einfach diese Ziele zu erreichen, da die einzelnen logischen Signale statistisch von einander abhängen. 25 / 46

26 Zeitliches Multiplexen: CMOS-Logik - Verlustleistung Mehrere Leitungen zusammenfassen, um Chipfläche zu sparen: Nachteil: Höhere Verlustleistung wenn Signale korreliert sind Beispiel: A besteht aus Nullen; B besteht aus Einsen Die Signalwechsel auf der gemultiplexten Leitung verursacht Verlustleistung. Vorteil Parallelverarbeitung: zwar ist der Aufwand verdoppelt, aber die notwendige Taktfrequenz kann halbiert werden Versorgungsspannung wird abgesenkt! Verlustleistung 26 / 46

27 CMOS-Logik Falsches Schalten 27 / 46

28 CMOS-Logik - Falsches Schalten Prinzip des falschen Schaltens: Logikgatter reagieren sofort auf Wechsel der Eingangssignale Eingangssignale treffen zu unterschiedlichen Zeiten ein Ursache: Signale durchlaufen verschiedene Pfade Herstellungstoleranzen Temperatureffekte Mehrfache Schaltvorgänge (Ausgangspegel-Änderungen), bevor der eigentliche Endwert erreicht ist! man spricht man von: glitches nachfolgende Gatter reagieren auf falsches Schalten und verbrauchen ebenfalls unnötig Verlustleistung. Schätzungsweise bedingt falsches Schalten etwa 15 Prozent der gesamten Verlustleistung 28 / 46

29 CMOS-Logik - Falsches Schalten Vermeidung des falschen Schaltens: Ausbalancieren der einzelnen Signalpfade z. B. mit Baumstrukturen: Beachte: Gatterlaufzeiten hängen von den Eingangssignalen ab kein idealer Gleichlauf zwischen den einzelnen Pfaden erzielbar! 29 / 46

30 Vorteile der CMOS-Logik: CMOS-Logik sehr robust und deswegen auch für zukünftige Technologiegenerationen gut geeignet geringe Verlustleistung nicht jede Logikstufe muss getaktet werden im eingeschwungenem Zustand (fast) keine statische Verlustleistung Nachteile der CMOS-Logik: Pull-Down-Pfad ist komplementär im Pull-Up-Pfad doppelt so viele Transistoren wie Eingänge Faktor drei höhere Lastkapazitäten 30 / 46

31 Pseudo-NMOS-Logik 31 / 46

32 Pseudo-NMOS-Logik Eigenschaften der Pseudo-NMOS-Logik Im pull-up -Pfad befindet sich nur ein p-kanal-transistor Einsparung von Transistoren Der p-kanal-transistor ersetzt den Depletion-Transistor der NMOS-Technologie Aufbau der Logik mit NOR-Gattern Serienschaltungen der Transistoren vermeiden Beispiel 3-fach-NOR: nur 4 Transistoren kein Stapeln von Transistoren 32 / 46

33 Pseudo-NMOS-Logik Nachteile der Pseudo-NMOS-Logik verbraucht statische Verlustleistung Querstrom von U DD nach U SS fließt, wenn der pull-down -Pfad leitet Bei der Pseudo-NMOS-Logik ist eine ratioed logic, da die Weite der n-kanal-transistoren etwa dreimal so groß sein muss, wie die Weite des p-kanal-transistors. Dies ist notwendig, damit U OL kleiner ist als ½*U T Daher wird man Bausteine nicht einheitlich mit dieser Logikfamilie realisieren, sondern nur einzelne Schaltungsteile, z. B.: Dekodierschaltungen PLAs (Programmable Logic Arrays) 33 / 46

34 Pseudo-NMOS-Logik Bestimmung der Gatterlaufzeit Konzept des logischen Aufwands anwendbar Annahmen: W n =2*W p Ladestrom: 1/3*Ladestrom Inverter (R t,up =3 *R inv ) Entladestrom: 1*Ladestrom Inverter (R t,down =1 *R inv ) 1= 4/3-1/3: Strom durch n-kanal: 4/3; Strom durch p-kanal: 1/3 Berechnung g (Logischer Aufwand) für Inverter und NOR: g = R R t inv C C 4 int = = inv ( 1+ 3) R t / R inv 8 9 Zahl: W-Verhältnis Ein U DD 2 Aus 1 a x a b x a b x CMOS- Ref.-Inverter Pseudo-NMOS- Inverter Pseudo-NMOS- NAND Pseudo-NMOS- NOR 34 / 46

35 DCVS-Logik 35 / 46

36 DCVS-Logik Differential-Cascode-Voltage-Switch (DCVS) Funktionsprinzip: Kombination zweier grundlegender Prinzipien: 1. differentielle Logik 2. positive Rückkoppelung Lasttransistoren M1, M2 werden über die Gate-Source-Spannung abgeschaltet Mit der Differential-Cascode-Voltage-Switch- (DCVS-) Logik stehen beide Signale fast gleichzeitig zu Verfügung. 36 / 46

37 Eigenschaften: ratioed logic DCVS-Logik N-Kanal-Transistoren müssen größer ausgelegt werden als die P-Kanal-Transitoren im eingeschwungenem Zustand keine Querströme voller zur Verfügung stehender Spannungshub am Ausgang nur N-Kanal-Transistoren führen die logische Funktion durch kein Stapeln von P-Kanal-Transistoren differentielle Logik benötigt Eingangssignale in nicht negierter und negierter Form besitzt zusätzlich einen invertierten Ausgang Vorteil bei Funktionen die differentielle Eingänge benötigen: z. B.: XNOR- oder XOR-Funktionen Inverter zur Invertierung entfallen mit ihrer zusätzlichen Verzögerungszeit 37 / 46

38 DCVS-Logik Transistoren in den beiden Pull-Down-Pfaden können gemeinsam genutzt werden! Beispiel XOR/XNOR-Gatter: linker Zweig: XOR-Funktion rechter Zweig: XNOR-Funktion nur 6 anstatt 8 Transistoren in den Pull-Down-Pfaden! Mit dieser Methode kann in komplexen Gattern die Anzahl der Transistoren bis zu einem Faktor zwei reduziert werden! 38 / 46

39 Nachteile: DCVS-Logik beide Ausgangsignale schalten nicht völlig gleichzeitig Erst Entladung des einen Knotens mit Pull-down -Pfad Dann Aufladung des anderen Knotens mit p-kanal-tr. Pull-Up-Pfade wegen der Störsicherheit schwächer dauert etwas länger bis der Knoten auf U DD gezogen wird. doppelt so viele Verbindungsleitungen dynamische Verlustleitung groß Die DCVS-Logik war der Ausgangspunkt für die Entwicklung von sehr schnellen Logikschaltungen 39 / 46

40 Pass-Transistor-Logik 40 / 46

41 Funktionsprinzip: Pass-Transistor-Logik Durchschalten von Signalen mit Hilfe von Signalen Verwendung von Transfer- bzw. Transmissions-Gattern Signale nicht nur an den Gates! Naheliegendes Beispiel: Multiplexerschaltungen sehr einfach zu implementieren! mit Transfer( Pass )-Transistoren mit Transmissions-Gattern 41 / 46

42 Pass-Transistor-Logik Design eine Pass-Transistor-Gatters: a) Pass-Transistor-Logik (PTL) b) Komplementäre Pass-Transistor-Logik (CPL) Beispiel NAND-Gatter: a), b) b) Signal am Schalter Signal zum Durchschalten Signalalternative 42 / 46

43 Pass-Transistor-Logik CPL-Logik wenn möglich nur mit n-kanal-transistoren aufbauen Höhere Stromergiebigkeit als p-kanal-transistoren Geringere Fläche und Last als Transmissions-Gatter ABER: logische Einsen können nicht gut übertragen werden Folge-Inverter scheidet aus, weil er für U DD -U T nicht sicher sperrt! 1. Lösung: Übernahme der Pull-up -Pfade der DCVS-Logik Ausnutzung der komplementären Ausgänge 1 -Pegel am Ausgang werden von U DD -U Tn auf U DD gezogen 43 / 46

44 Pass-Transistor-Logik 2. Lösung: Bewahrerschaltungen ( Keeper ) p-kanal-transistor zieht den Knoten nach U DD mit dem invertierten Signal des nachgeschalteten Inverters 3. Lösung: Low-V t -Transistoren oder mit U t =0 höherer Pegel kann durchgeschaltet werden Folge-Inverter ( High-Vt ) sperrt sicher ABER: höhere Leckströme! 44 / 46

45 Pass-Transistor-Logik Gatterlaufzeit für den Einsatz von Transmission-Gattern: Häufiger Fehler: nur das Transmission-Gatter wird berücksichtigt unrealistisch schnelle Gatterlaufzeit Richtige Betrachtung: Mit treibendem Inverter Logischer Aufwand: t p = t p0 ( g f + p) p- und n-kanal- Transistoren gleich weit Entspricht einer Serienschaltung W doppelt so weit Signal d: g=6/3 Signal s (beide): g=4/3 Vorsicht bei parasitärer Verzögerung p Nur Ausgangsknoten führt zu p a =4/3 Laufzeit des inneren Knoten muss addiert werden p i =1/2*10/3=5/3 d S S q d S S q 45 / 46

46 Vielen Dank für die Aufmerksamkeit! 46 / 46