12.4. Herstellung und FET-Varianten

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1 Einstellung der Einsatzspannung Die Einsatzspannung U E (bzw. V T ) kann variiert werden durch feste Ladungen im Gate-Oxid zwischen selbstleitend (enhancement, normally on) und selbstsperrend (depletion, normally off) Die rechte Auftragungsart der Steuerkennlinie erlaubt durch den linearen Zusammenhang die direkte Bestimmung von U E bzw. V T Herstellung und FET-Varianten Strukturdimensionen eines MOSFETs 161

2 Herstellung eines MOSFETs Herstellung eines n-kanal Si-Gate-MOS-Feldeffekttransistors 162

3 VMOS (vertical oder V-shaped grooved MOS) Durch Ätzen von V- oder U-Nuten ([111]-Kristallrichtung) kann ein vertikaler Gate-Kontakt hergestellt werden. VMOS-Strukturen mit parallel geschalteten Kanälen können wesentlich höhere Ströme steuern Leistungsanwendungen 163

4 DMOS (double diffused MOS) und DIMOS (double implanted MOS) Herstellung der Kanalzone durch unterschiedliche Diffusionstiefen Kanallänge nicht durch Lithographie bestimmt Kanallänge wird eingestellt durch unterschiedliche Ionenenergien bei der Implantation. Die Maskierung erfolgt über das Poly-Si- Gate. Sehr kurze Kanallängen möglich. 164

5 SIPMOS (symmetrical DIMOS) und HEXFET (hexagonal DMOS) Symmetrisch aufgebauter DIMOS-FET für Vertikalbetrieb Hexagonale Gate-Geometrie erlaubt maximale Kanaldichten Ströme von über 100 A sind damit schaltbar 165

6 TFT (thin film transistor) Durch Abscheidung einer dünnen Poly-Siliziumschicht auf einem isolierendem Substrat können FETs auch auf Fremdmaterialien aufgebracht werden. Die Eigenschaften von einkristallinem Bauelementen können jedoch nicht erreicht werden. Anwendung z.b. bei Flüssigkristallanzeigen (TFT-Displays) 166

7 13. Integrierte Schaltungen Integrierte Schaltung (8086-Mikroprozessor), 2,5 µm Technologie, Chipfläche 23 mm2, Siemens AG. Notwendig für Integration: passive Bauelemente (Widerstände, Kapazitäten, Induktivitäten) meist realisiert durch Transistorfunktionen 167

8 13.1. Passive Bauelemente Integrierte Widerstände Gesamtwiderstand R = R 0 + 2R K Der Bahnwiderstand R 0 ist im wesentlichen von der Schichteigenschaft (Dotierungsprofil, Beweglichkeit) und der Geometrie ab. x 1 j Schichtwiderstand: rs = (x)dx σ 0 Bahnwiderstand: R l = b 0 r s Typische Werte für r s : 2-10 Ω/ (Basisdiffusionsschicht) Ω/ (Emitterdiffusionsschicht) 3-10 kω/ (Basis-/Emitterzwischensch.) 168

9 Integrierte Kondensatoren Basis-Kollektor- Sperrschichtkapazität Basis-Emitter- Sperrschichtkapazität MOS-Kapazität Typische Werte Basis-Kollektorkapazität: Basis-Emitterkapazität: MOS-Kapazität: 10 nf/cm 2, U max = V 50 nf/cm 2, U max = 5-10 V 35 nf/cm 2, U max hoch Die MOS-Struktur erzeugt qualitativ höherwertige Transistoren, benötigt aber im allgemeinen zusätzliche Prozessierungsschritte 169

10 FET als Lastwiderstand selbstleitend selbstsperrend Ein Lastwiderstand kann durch die Transistorausgangsfunktion eines selbstleitenden (normally-on) oder eines selbstsperrenden (normally-off) FET simuliert werden. Allerdings ist der Einsatz nur in Digitalschaltungen sinnvoll, da Kennlinien stark nichtlinear. Einsatz eines Last-FETs bei einem MOS-NAND-Gatters mit zwei Eingängen (A, B) und einem Ausgang Q. Der Last-FET limitiert den Ausgangsstrom in Q U s = Ubatt (L / W) n (L / W) Last Schalt Die Schwellenspannung für den Inverter wird über das Verhältnis L/W zwischen Last-FET und Schalt-FETs eingestellt. 170

11 13.2. Isolationstechniken pn-sperrübergänge SBC (standard buried collector) -Prozess für Bipolar-Transistoren 171

12 Oxidisolation Ätzen eines Isolationsrahmens SiO 2 -Isolation bis p-substrat Draufsicht Parasitäre Effekte Durch die Isolationsschichten treten unerwünschte zusätzliche Dioden- (1, 2) und Transistorfunktionen auf. 172

13 13.3. Logikbausteine (Gatter) Integrierte Injektionslogik (I 2 L) Logikzustand über Stromfluss codiert: Logisch 0: I 0, Logisch 1: I = I 0 G = 0 G = 1 I 2 L-Schaltungen lassen sich kompatibel zu Bipolar-Prozesstechnologie herstellen. Da keine zusätzlichen Serienwiderstände notwendig sind und der Stromfluss im wesentlichen vertikal stattfindet, ist I 2 L sehr platzsparend. Leistungsverbrauch typisch 200 µw/gatter bei 1 V Schaltspannung. Haupteinsatzgebiete: IC-Logik- und Speicherbausteine 173

14 I 2 L-NOR-Gatter mit den beiden Eingängen A, B und Aus-bang Q. Der Injektortransistor ist zentral als Streifenkontakt ausgeführt I 2 L-Schaltung mit Mehrfachkollektor, um ein homogenes Emitterpotential zu ermöglichen 174

15 Complementary MOS (CMOS) Bei einer CMOS-Schaltung wird ein n-mos mit einem p-mos Transistor kombiniert. NMOS- Inverter CMOS- Inverter Beim CMOS-Inverter sperrt bei beiden Schaltzuständen jeweils ein Transistor: Nur kurzer Schaltstrom notwendig. 175

16 Herstellungsschritte eines CMOS-Inverters Bei dieser p-wannenmethode entsteht ein parasitärer p + npn + - Thyristor. Dieser Thyristor kann im ungünstigen Fall zünden und bewirkt einen sogenannten "Latch-up"- Effekt. Vergleich der Leistungs-Schaltzeitprodukte für verschiedene Logikfamilien. Die geringsten Werte zeigen I 2 L und CMOS 176