Performance Analysis of Computer Systems

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1 Center for Information Services and High Performance Computing (ZIH) Performance Analysis of Computer Systems Introduction Holger Brunst Matthias S. Mueller

2 Organization Lecture: Every Wednesday in INF E001 from 13:00 to 14:30 Labs: Every Thursday in INF E046 from 13:00 to 14:30 First Exercise: October 21st, guided tour through all machine rooms at ZIH Meeting point: Treffz-Bau, below overbridge, All slides will be in English Ten minute summary of last lecture at the beginning of each lecture List of attendees Slide 2

3 Class Material on the Web Slides will be put on the web prior or shortly after each class The slides from last year are still online. ws0910/lars Be aware of upgrades for this term. ws1011/lars Slide 3

4 Class Outline 15 lectures with 14 corresponding exercises Class structure Introduction and motivation Performance requirements, metrics, and common evaluation mistakes Workload types, selection, and characterization Commonly used benchmarks Monitoring techniques Capacity planning for future systems Performance data presentation Summarizing measured data Regression models Experimental design Performance simulation and prediction Introduction to queuing theory Slide 4

5 Literature Raj Jain: The Art of Computer Systems Performance Analysis John Wiley & Sons, Inc., 1991 (ISBN: ) Rainer Klar, Peter Dauphin, Fran Hartleb, Richard Hofmann, Bernd Mohr, Andreas Quick, Markus Siegle Messung und Modellierung paralleler und verteilter Rechensysteme B.G. Teubner Verlag, Stuttgart, 1995 (ISBN: ) Dongarra, Gentzsch, Eds.: Computer Benchmarks, Advances in Parallel Computing 8, North Holland, 1993 (ISBN: x) Slide 5

6 Introduction and Motivation Why is Performance Analysis Important? Holger Brunst Matthias S. Mueller

7 Overview Development of hardware performance Implications on application performance Compute power at Technische Universität Dresden Research at ZIH Some advertising Slide 7

8 Moore s Law: 2X Transistors / year Cramming More Components onto Integrated Circuits Gordon Moore, Electronics, 1965 # on transistors / cost-effective integrated circuit double every N months (18 N 24) Slide 8

9 Performance Development in TOP500 Slide 9

10 John Shalf (NERSC, LBNL) Slide 10

11 Jun 93 Dez 93 Jun 94 Dez 94 Jun 95 Dez 95 Jun 96 Dez 96 Jun 97 Dez 97 Jun 98 Dez 98 Jun 99 Dez 99 Jun 00 Dez 00 Jun 01 Dez 01 Jun 02 Dez 02 Jun 03 Dez 03 Jun 04 Dez 04 Jun 05 Dez 05 Jun 06 Dez 06 Jun 07 Dez 07 Jun 08 Dez 08 Number of Cores per System is Increasing Rapidly Total # of Cores in Top Slide 11 Processors

12 Number of Cores per System is Increasing Rapidly Slide 12

13 Cray XT5 (Jaguar) at Oak Ridge National Laboratory Slide 13

14 Dawning Nebulae at NSCS Number two in TOP 500 (June 2010) Installed at National Supercomputing Centre in Shenzhen (China) Specification not published Hybrid architecture Presumably: 4640 nodes with each Two Intel Xeon X5650 processor (10.64 GFLOPS) One Nvidia C2050 GPU Total number of cores 4640 nodes * (12 processor cores + 14 shader cluster) = cores Slide 14

15 IBM Roadrunner at Los Alamos National Laboratory First computer to surpass the 1 Petaflop (250 FLOPS ) barrier Installed at Los Alamos National Laboratories Hybrid Architecture 13,824 AMD Opteron cores 116,640 IBM PowerXCell 8i cores Costs: $120 Mio. Slide 15

16 IBM BlueGene/P (JUGENE) at Research Centre Jülich Number five in TOP 500 Installed at Forschungszentrum Jülich 72 Racks with 32 node cards x 32 compute cards (total 73728) 294,912 PowerPC 450, 850 MHz 144 TB main memory Slide 16

17 What Kind of Know-How is Required for HPC? Algorithms and methods Performance Analysis Programming (Paradigms and details of implementations) Operation of supercomputers (network, infrastructure, service, support) Slide 17

18 Challenges Languages Fortran95, C/C++, Java, Also scripting languages! Parallelization: MPI, OpenMP Network Ethernet, Infiniband, Myrinet, Scheduling Distributed components, job scheduling, process scheduling System architecture Processors, memory hierarchy Slide 18

19 Application Performance Holger Brunst Matthias S. Mueller

20 From Modeling to Execution Slide 20

21 Short History of X86 CPUs CPU Year Bit Width #Transistors Clock Structure L1 / L2 /L khz 10 micro khz 10 micro Mhz 3 micro MHz 1.5 micro Mhz 1 micro MHz 0.8 micro 8K Pentium I MHz 0.8 micro 8K Pentium II MHz 0.35 micro 16K/512K* Pentium III MHz 0.25 micro 16K/512K* Pentium IV GHz 0.18 micro 8K/256K P IV F nm 16K/2MB GHz Core i GHz 45 nm 32K/256K/ 8MB Slide 21

22 Intel Nehalem Released cores transistors 45nm technology 32 K L1Data, 32K L1Instruction 256 K L2 8 MB shared L3 cache Hyperthreading 3.2 GHz*4 cores*4 FLOPS/ cycle = 51.2 Gflop/s peak Integrated memory controller QPI between processors Slide 22

23 Nehalem Core Execution Units L1 Data Cache Memory Ordering & Execution L2 Cache & Interrupt Servicing Paging Out-of-Order Scheduling & Retirement Instruction Decode & Microcode Branch Prediction Instruction Fetch & L1 Cache Slide 23

24 Potential factors limiting performance Peak performance Floating point units Integer units any other feature of micro architecture Bandwidth (L1,L2,L3, main memory, other cores, other nodes) Latency (L1,L2,L3, main memory, other cores, other nodes) Slide 24

25 Performance development in TOP500 Slide 25

26 Develops the rest of the system at CPU speed? Processor-DRAM Memory Gap (latency) 1000 Performance Moore s Law CPU DRAM μproc 60%/yr. (2X/1.5yr) Processor-Memory Performance Gap: (grows 50% / year) DRAM 9%/yr. (2X/10 yrs) Time Slide 26

27 Performance Trends measured by SPECint Source: Hennessy, Patterson: Computer Architecture, a quantitative approach. Slide 27

28 CPUint2006 development Slide 28

29 Performance Trends measured by SPECint 23% 2009 Slide 29

30 CPUfp2006 development % CPU 95 Released results between 3/1991 and 1/ % CPUfp2000 Released results between 10/1996 and 2/2007 CPUfp % Released results between 4/1997 and 4/2009 Slide 30

31 Performance Trends over a 20 years life cycle Slide 31

32 Performance Trends over a 20 years life cycle Where is your application? Slide 32

33 Center of Information Services and HPC A short introduction Holger Brunst (holger.brunst@tu-dresden.de) Matthias S. Mueller (matthias.mueller@tu-dresden.de)

34 HPC in Germany Slide 34

35 Responsibilities of ZIH Providing infrastructure and qualified service for TU Dresden and Saxony Research topics Architecture and performance analysis of High Performance Computers Programming methods and techniques for HPC systems Software tools to support programming and optimization Modeling algorithms of biological processes Mathematical models, algorithms, and efficient implementations Role of mediator between vendors, developers, and users Pick up and preparation of new concepts, methods, and techniques Teaching and Education Slide 35

36 Compute Server Infrastructure HPC - Komponente Hauptspeicher 6,5 TB PC - Farm 8 GB / s 4 GB / s 4 GB / s HPC - SAN Festplatten - kapazität : 68 TB PC - SAN Festplatten - kapazität : 68 TB HPC-Component SGI Altix of MonteCito Cores 6.5 TByte main memory 1, 8 GB / s PetaByte - Bandarchiv Kapazität : 1 PB PC-Farm System from Linux Networx AMD opteron CPUs (dual core, 2.6 GHz) 728 boards with 2592 cores Infiniband networks between the nodes Slide 36

37 HPC-System: SGI Altix 4700 (Mars) 32 x 42U Racks 1024 x Sockets with Itanium2 Montecito Dual- Core CPUs (1.6 GHz/9MB L3 Cache) 13 TFlop/s peak performance 11.9 TFlop/s linpack 6.5 TB shared memory Slide 37

38 Linux Networx PC-Farm (Deimos) 26 water cooled racks (Knürr) 1296 AMD Opteron x85 Dual-Core CPUs (2,6 GHz) 728 compute nodes with 2 (384), 4 (232) or 8 (112) cores 2 Master- und 11 Lustre-Server 2 GB memory per core 68 TB SAN disc (RAID 6) Local scratch discs (70, 150, 290 GB) 2 4x-Infiniband Fabrics (MPI + I/O) OS: SuSE SLES 10 Batch system: LSF Compiler: Pathscale, PGI, Intel, Gnu ISV-Codes: Ansys100, CFX, Fluent, Gaussian, LS-DYNA, Matlab, MSC Slide 38

39 Computer Rooms Extension to the Building Slide 39

40 Performance of Supercomputers at ZIH Slide 40

41 Research at ZIH Selected Projects and Activities Holger Brunst Matthias S. Mueller

42 Forschungsbereiche am ZIH Software-Werkzeuge zur Unterstützung von Programmierung und Optimierung Programmiermethoden und Techniken für Hochleistungsrechner Grid-Computing Mathematische Methoden, Algorithmen und effiziente Implementierungen Architektur und Leistungsanalyse von Hochleistungsrechnern Algorithmen und Methoden zur Modellierung biologischer Prozesse Slide 42

43 Software-Werkzeuge Vampir Visualisierung und Analyse von parallelen Anwendungen Marmot Erkennung von fehlerhafter Nutzung der MPI Kommunikationsbibliothek ParBench Analyse von Multiprogramming Eigenschaften BenchIT Ausführung/Archivierung/ Darstellung von Benchmarks und deren Ergebnisse Screenshots: Marmot for Windows Slide 43

44 Vampir: Framework Slide 44

45 Vampir: Timelines Slide 45

46 Vampir: Summaries Slide 46

47 BenchIT BenchIT measurement core Command line interface GUI Website Slide 47

48 Cluster Challenge 2008 Herausforderung: Ziel: 6 Studenten 44 Stunden 1 (selbst zusammengestellter) Cluster mit max. 3,1 kw Leistungsaufnahme 5 wissenschaftliche Anwendungen Maximaler Durchsatz an Jobs innerhalb der Wettkampfzeit Teilnehmerfeld: Purdue University mit SiCortex, Univerity of Alberta mit SGI, TUD/IU mit IBM & Myricom, Taiwan mit HP, Arizona State mit Cray/MS, Colorado mit Aspen Systems, MIT mit Dell Slide 48

49 Cluster Challenge 2008 Slide 49

50 Cluster Challenge 2008 Hardware-Optimierungen 10G Myrinet Interconnect (~120W für Switch + Host Adapter) Optimale DIMM Konfiguration für die Anwendungen (16 GB pro Knoten) Booten von USB-Sticks und Nutzen der lokalen Platten nur wenn nötig Bestimmen der Stromverbrauchsprofile der Anwendungen, um die richtige Gesamtknotenzahl zu wählen Software-Optimierungen Wo sinnvoll, Einsatz kommerzieller Compiler (signifikanter Aufwand) Tracing der Anwendungen, um Kommunikation zu verstehen und zu optimieren Durchsatz-Optimierungen Nutzen der Stromverbrauchs- und Laufzeitabschätzungen zur optimalten Auslastung des Clusters Ergebnis: 1. Platz Slide 50

51 Cluster Challenge 2008 Slide 51

52 Das ZIH als Arbeitgeber Holger Brunst Matthias S. Mueller

53 Infrastruktur Hochleistungsrechner: Arbeitsplätze: Slide 53

54 Internationale Zusammenarbeit Tracing VI HPS ParMA Open MPI Slide 54

55 Zukunftsaussichten In der Many-Core Ära wird paralleles Rechnen immer wichtiger Kontakte zu internationalen Partnern Industriekontakte: IBM, SUN, Cray, SGI, NEC; Intel, AMD, Mögliche Auslandsaufenthalte oder Industrieinternships Beispiele für Auslandsaufenthalte LLNL, CA, U.S.A. BSC, Barcelona, Spain Eugene, OR, U.S.A. Beispiele für Internships: Cray IBM Slide 55

56 Diplomarbeiten am ZIH Holger Brunst Matthias S. Mueller

57 Evaluierung der GCC Plug-In Schnittstelle Thema: Evaluierung der neuen Plug-In Schnittstelle des GCC im Hinblick auf die Instrumentierung von HPC Programmen Fragestellung: Welche Neuerungen und Vorteile bietet der Plug-In Mechanismus? Wie können GCC Plug-Ins zur Instrumentierung von HPC Programmen genutzt werden? Ist effizientes Filtern zur Laufzeit möglich? Vergleich mit konventioneller Instrumentierung Betreuer: Bert Wesarg Slide 57

58 Programmspuranalyse mit Signalverarbeitung Thema: Evaluierung von Analysemethoden aus der Signalverarbeitung im Hinblick auf Programmspuren Fragestellung: Wie lassen sich Programmspuren sinnvoll auf Signale abbilden? Inwieweit eignen sich Methoden der Signalverarbeitung (Sampling, Wavelet Transformation, Korrelation) zur effizienteren Verarbeitung von Leistungsdaten aus Programmspuren? Ist eine automatische Mustererkennung und Datengruppierung möglich? Betreuer: Matthias Weber Slide 58

59 Perf.-Analyse für Speedstep-Architekturen Thema: Verbesserung der Performance-Analyse für Multicore- Architekturen und Systeme mit Speedstep-Fähigkeiten Fragestellung: Untersuchung der Möglichkeiten unter Linux, den ausführenden CPU-Kern für einen Prozess zu bestimmen Integration der Information in Programmspuren Suche einer portablen und nicht intrusiven Lösung, Taktfrequenzänderungen von CPU-Kernen aufzuzeichnen Darauf basierend, Normierung von Zeitintervallen in Programmspuren Betreuer: Jens Doleschal Slide 59

60 Performance Analyse und Softwareentwicklung Thema: Performance Analyse als Integraler Bestandteil der Softwarentwicklung Fragestellung: Integration von Performance Analyse (VAMPIR) in IDE (Eclipse) Geeignete Abstraktion und Darstellung von Performance Summaries Integration von paralleler Performance Analyse in den Softwareentwicklungsprozess Betreuer: Matthias Mueller, Andreas Knüpfer Slide 60

61 Thank you! Hope to see you next time Holger Brunst Matthias S. Mueller

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