Back-End und rekonfigurierbare Zielarchitektur für Hardware/Software-Compiler

Größe: px
Ab Seite anzeigen:

Download "Back-End und rekonfigurierbare Zielarchitektur für Hardware/Software-Compiler"

Transkript

1 Back-End und rekonfigurierbare Zielarchitektur für Hardware/Software-Compiler Andreas Koch Fachgebiet Eingebettete Systeme und ihre Anwendungen Informatik TU armstadt A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

2 Überblick 1 Projekt 2 Zielarchitektur 3 (Re-)Konfigurations-Management 4 Floorplanning 5 Modulgenerierung 6 IP-Block-Integration A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

3 Projekt COMRAE Compiler für adaptive Computer Prozessor und rekonfigurierbarer Baustein Nachfolger in Tradition des Nimble Compilers ANSI C als Eingabesprache HW/SW-Partitionierung basiert auf dynamischen Ausführungsprofil Nutzt ILP und spekulative Ausführung Feine Granularität von HW/SW-Ausführung Optimiert Rekonfigurationen A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

4 Werkzeugfluß C Source Front End Compiler Architecture escription Export as AST Export as C SW Part + Interface SW C Compiler CFG ataflow Graph Netlist atapath Composer Hardware Library Linkable objects Vendor P&R Pre placed netlist CPU&Memory Interface Bitstream Linker RTOS / API Executable Image ACS Hardware ACS Simulator Software Processing Hardware Processing A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

5 Aktuelle Zielarchitektur RCU Controller ExitToSW Exit Status atapath Interrupt Control (slave) I/O Address Bus I/O ata ata BIU Addr Memory System (master) Memory Address Bus Memory ata Bus From/To CPU Addr ata Cache Lines in External SRAM A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

6 Beispiel: Layout von CFAR Kernel A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

7 Einschränkungen Strikt lineares atenpfad-layout Skaliert nicht mit Chip-Geometrie atenpfadkomplexität Lange Verzögerungen Nur ein HW-Kernel pro Konfiguration Einzelner Speicher-Port (cached) A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

8 Neue Zielarchitektur Controller 1 atapath 1 I/O Bus Memory Bus Controller 2 ExitToSW Kernel Bus Mux atapath 2 I/O Bus Interrupt Control SelectKernel Memory Bus (slave) Controller 3 ata I/O Bus BIU Addr Cache 1 atapath 3 MARC (master) Cache 2 Stream 1 I/O Bus Memory Bus From/To CPU External SRAM Bank 1 External SRAM Bank 3 External SRAM Bank 2 External SRAM Bank 4 A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

9 Features Beschränkte zweidimensionale Platzierung atenpfade können nun mehrere Zeilen umfassen Reguläre Struktur innerhalb eines atenpfades Mehrere atenpfade pro Konfiguration Schnelles Umschalten von Kernels statt Rekonfiguration Flexibel konfigurierbares Speicher-Interface Multi-Port, caching und streaming Wie Konzept umsetzen? A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

10 Konfigurations-Management Bilde Kernel auf Konfigurationen ab upliziert möglicherweise auch Kernel Ziel: Reduziere Anzahl von Rekonfigurationen Zwei Ansätze realisiert 1 Schnelle Heuristik (unabhängig von Laufzeitverhalten) Kann in Partitionskostenfunktion verwendet werden 2 Exakte Lösung (analysiert Laufzeitverhalten) Beispiel: Wavelet Bildkompression Konfigurationen Rekonfigurationen Berechnet in Bisher Optimal s Heuristik 4 5 <0.01s A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

11 Floorplanner Erster Prototyp ClAP (Clustering and Placement) Strategie 1 Clustert passende Hardware-Operatoren Gemeinsame Verbindungen Ähnliche Topologien (Höhe, Busabstand) 2 Verzögerungsoptimierte Platzierung Simulated Annealing-basiert Zieht sowohl einzelne Operatoren als auch ganze Cluster A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

12 Beispiel: Wavelet Kernel Vorher (1-) Nachher (2-) Erkennt zwei Cluster, reduziert Verzögerung um 20% A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

13 Erzeugung von Hardware-Operatoren Algorithmische Modulgenerierung Bibliothek GLACE Primitive Funktionen: Add, Mult, iv, Logic,... Funktioniert im Prinzip gut weist aber zwei Schwächen auf: Erzeugung feingranularer Logik ist ineffizient Beschreibung auf C-Ebene ist unhandlich Keine Logikoptimierung Mühsame Entwicklung neuer Generatoren Manuelle Charakterisierung von Flächen-/Zeitverhalten Problematisch für komplexe bzw. sehr flexible Generatoren A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

14 Aktueller Logikgenerator Erlaubt bis zu vier Eingänge mit variabler Operandenbreite int y, a, b, c, d; y = ((a&0xff)<<24) ((b&0xff)<<16) ((c&0xff)<<8) (d&0xff); Erzeugt vorplatzierte Hardware-Operatoren Setzt kompliziertere Operationen durch Baum-Überdeckung zusammen + + u & t <!! logic v rooted logic (a) Covering of data flow tree (b) HWOP pattern P (c) HWOP equivalence class pattern C A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

15 Neuer Logikgenerator Kann mehrere Logikfunktionen gleichzeitig bearbeiten Beschreibung in Subset von Verilog Busse: Aufteilen und Zusammensetzen y[31:0]={a[7:0],b[7:0],c[7:0],d[7:0]}; Shifts mit variabler istanz Bit-Permutationen Konstante Bits Wird im CFG nun auf Basisblockebene angewandt mul add div and xor covered by module generator or and mul add and hard operator mul soft operator A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

16 Implementierung Equations in Verilog format parse Abstract Syntax Tree transform, serialize Equations in SIS format compress Compressed equations in SIS format invoke SIS Lookup-table list, wire list create Virtex-2 circuit, placing, timing analysis Additional gather ata Integriert UCB SIS für Logikoptimierung Technologieabbildung Problem: SIS kennt keine Busse Erfordert Vor-/Nachbearbeitung Regularitätsanalyse von Ausdrücken Reduktion der Problemkomplexität Replikation von Teilergebnissen Abschätzung von Zeitverhalten Kompakte reguläre Platzierung Netlistable circuit A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

17 Framework für Entwicklung von Generatoren Basiert auf JHL (Brigham-Young University, UT) Strukturelle Hardware-Beschreibung Unterstützt durch Java-Konstrukte wie Vererbung, Iteratoren,... Erweitert um Automatische Analyse von Zeitverhalten und Layout Ersetzt manuell formulierte Ausdrücke T.opcy+(T.n-1)/2*T.net+(T.n-3)/2*T.byp+T.sum+T.reg*(T.ick+T.cko)... durch einfachen Aufruf targetvirtex2.getelay(addcell) Unterstützt Chip-spezifische Features wie MUXFx, SOPx, SRLx,... Import von Timing-aten direkt aus Werkzeugen des Herstellers A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

18 Integration externer Hardware-Funktionen Compiler wird absehbar nicht ualität von erfahrenem esigner erreichen Abhilfe: Erlaube Verwendung handoptimierter Blöcke Vergleichbar dem Aufruf von Assembler aus Hochsprache Einbettung in ANSI C Idiomatischer Programmierstil Maschinenlesbare Charakterisierung des IP-Blocks Compiled atapath Operator Operator Operator IP Block Operator Operator ata Flow Local Controllers Wrapper Global Controller Control Flow A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

19 Controller-Integration Erzeuge lokale Interface-Controller (Wrapper) Steuern atenaustausch mit kompiliertem atenpfad Setzen logische auf physikalische Schnittstelle um Beispiel: Sequentielles Laden von Operanden Hochfahren/Herunterfahren von Blockausführung Erzeuge blockspezifische Steuersignalsequenzen Unterstütze Berechnungen mit variabler Latenz Verstecke etails hinter einfachem START/ONE-Protokoll Unterstütze Pipelining Parallele Threads im Wrapper Stoppen und Leerlaufen der Pipeline Ziele Kurze und prägnante Beschreibung der Wrapper-Funktion Schnell und effizient synthetisierbar... ohne aufwendiges externes Synthesesystem A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

20 Template-basierte Controller-Synthese Multiplizierer mit variabler Latenz a 1 b 0 Mult16x16 Y prod CE Multiplizierer mit Pipelining a 1 b 0 Mult16x16 S Y prod CE atapath S R atapath start token finish token start token finish token POSEGE (S 1) ([15:0] a[15:0]); POSEGE (S 0) ([15:0] b[15:0]); CONTINUE (R 1); POSEGE (Y[31:0] prod[31:0]); START; POSEGE (S 1) ([15:0] a[15:0]); POSEGE (S 0) ([15:0] b[15:0]); POSEGE; POSEGE; RESTART; POSEGE; POSEGE; POSEGE (Y[31:0] prod[31:0]); A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

21 Beispiel: Einbettung des Xilinx LogiCore 16-Point FFT ; initialize POSEGE (CE 1) (SCALE_MOE 0) (FW_INV 1) (START 1) POSEGE (START 0) ; start of steady-state START ; wait for acceptance of first FFT block CONTINUE (MOE_CE 1) ; write 16 time domain samples POSEGE *16 (I_R[15:0] time_r[15:0]) (I_I[15:0] time_i[15:0]) ; fork control flow for pipelining RESTART ; wait for transformed data CONTINUE (ONE 1) ; read 16 frequency domain samples POSEGE *16 (XK_R[15:0] freq_r[15:0]) (XK_I[15:0] freq_i[15:0]) Synthese-Stil Virtex-II Slices Max. Takt [MHz] irect FFs Counter SRL A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

22 Zusammenarbeit Innerhalb vom SPPRR U Tübingen: Speicher-Interface TU Braunschweig: Rekonfigurationsmanagement Außerhalb vom SPPRR TU Braunschweig: Compilerkern Brigham-Young University: Modulgeneratoren A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

23 Zusammenfassung Übersicht über Werkzeugfluß Zielarchitektur Rekonfigurations-Management Floorplanning Modulgenerierung Einbindung von IP Hauptaufgabe: Alles zu durchgehendem Fluß zusammenfügen! A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

Ausgewählte Kapitel eingebetteter Systeme

Ausgewählte Kapitel eingebetteter Systeme Ausgewählte Kapitel eingebetteter Systeme Verfahren zur Bestimmung der WCET Andreas Kaiser Friedrich-Alexander University Erlangen-Nuremberg Übersicht Wieso WCET Berechnung? Methoden zur Bestimmung der

Mehr

Emulation und Rapid Prototyping. Hw-Sw-Co-Design

Emulation und Rapid Prototyping. Hw-Sw-Co-Design Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture

Mehr

Emulation und Rapid Prototyping

Emulation und Rapid Prototyping Emulation und Rapid Prototyping Hw-Sw-Co-Design Simulation von komplexen ICs Design level Description language Primitives Simulation time (instructions/cycle) Algorithm HLL Instruction sets 10-100 Architecture

Mehr

2008 Jiri Spale, Programmierung in eingebetteten Systemen 1

2008 Jiri Spale, Programmierung in eingebetteten Systemen 1 2008 Jiri Spale, Programmierung in eingebetteten Systemen 1 NetX - Einführung 2008 Jiri Spale, Programmierung in eingebetteten Systemen 2 NetX is... a highly integrated network controller with a new system

Mehr

Der Design- und Verifizierungsprozess von elektronischen Schaltungen. Y Diagramm

Der Design- und Verifizierungsprozess von elektronischen Schaltungen. Y Diagramm Der Design- und Verifizierungsprozess von elektronischen Schaltungen Y Diagramm Verhaltens Beschreibung Struktur Beschreibung z.b. Vout =Vin/2 Analog: Teiler Digital: Schieberegister Widerstand oder Mosfet

Mehr

Hardware/Software-Codesign

Hardware/Software-Codesign Klausur zur Lehrveranstaltung Hardware/Software-Codesign Dr. Christian Plessl Paderborn Center for Parallel Computing Universität Paderborn 8.10.2009 Die Bearbeitungsdauer beträgt 75 Minuten. Es sind keine

Mehr

Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme

Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme Entwicklung von Partitionierungsstrategien im Entwurf dynamisch rekonfigurierbarer Systeme R. Merker, Technische Universität Dresden, Fakultät ET und IT J. Kelber, Fachhochschule Schmalkalden, ET Gliederung

Mehr

Protected User-Level DMA in SCI Shared Memory Umgebungen

Protected User-Level DMA in SCI Shared Memory Umgebungen Protected User-Level DMA in SCI Shared Memory Umgebungen Mario Trams University of Technology Chemnitz, Chair of Computer Architecture 6. Halle Chemnitz Seminar zu Parallelverarbeitung und Programmiersprachen

Mehr

Vortrag zum Hauptseminar Hardware/Software Co-Design

Vortrag zum Hauptseminar Hardware/Software Co-Design Fakultät Informatik Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Vortrag zum Hauptseminar Hardware/Software Co-Design Robert Mißbach Dresden, 02.07.2008

Mehr

LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices

LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices Firmenlogo LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices Programmierbarer Rechenkern für rechenintensive Echtzeitdatenverarbeitung mit PXI-RIO Dr.-Ing. Alexander Pacholik

Mehr

Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA

Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA Realisierung einer 32'768-Punkt-FFT für 2 GBytes/s Datenrate auf einem FPGA Mentor User Conference 2004 - Würzburg Michael Pichler, m.pichler@zma.ch Dino Zardet, d.zardet@zma.ch Prof. Karl Schenk, k.schenk@zma.ch

Mehr

Die Java Stream API. Funktionale Programmierung mit der Stream API des JDK 1.8. Prof. Dr. Nikolaus Wulff

Die Java Stream API. Funktionale Programmierung mit der Stream API des JDK 1.8. Prof. Dr. Nikolaus Wulff Die Java Stream API Funktionale Programmierung mit der Stream API des JDK 1.8 Prof. Dr. Nikolaus Wulff Funktionale Programmierung Neben der Collection API mit default Methoden ist als weitere Neuerung

Mehr

Instruktionssatz-Architektur

Instruktionssatz-Architektur Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2005/2006 Übersicht 1 Einleitung 2 Bestandteile der ISA 3 CISC / RISC Übersicht 1 Einleitung 2 Bestandteile

Mehr

1. Einleitung. 2. Aufgabenstellung. R. Bartholomä, Prof. F. Kesel, Prof. T. Greiner Fachhochschule Pforzheim, Tiefenbronnerstraße 65, 75175 Pforzheim

1. Einleitung. 2. Aufgabenstellung. R. Bartholomä, Prof. F. Kesel, Prof. T. Greiner Fachhochschule Pforzheim, Tiefenbronnerstraße 65, 75175 Pforzheim Methoden, Werkzeuge und Architekturen zum Entwurf und zur Realisierung von Signal- und Bildverarbeitungsalgorithmen für die Umsetzung in R. Bartholomä, Prof. F. Kesel, Prof. T. Greiner Fachhochschule Pforzheim,

Mehr

Modul A. Modul B. Bisheriger Ansatz für dynamisch und partiell rekonfigurierbare Systeme. Slot 0 Slot 1. Prozessor. Dynamischer Bereich

Modul A. Modul B. Bisheriger Ansatz für dynamisch und partiell rekonfigurierbare Systeme. Slot 0 Slot 1. Prozessor. Dynamischer Bereich DFG Mini Workshop Device Treiber für rekonfigurierbare Rechensysteme HW-ICAP API zur Anwendung der Read-, Modify-, Writeback-Methode für Xilinx Virtex-II FPGAs 8. 9. Dezember TU München Michael Hübner

Mehr

Die Mikroprogrammebene eines Rechners

Die Mikroprogrammebene eines Rechners Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl holen Befehl dekodieren Operanden holen etc.

Mehr

Das Prinzip an einem alltäglichen Beispiel

Das Prinzip an einem alltäglichen Beispiel 3.2 Pipelining Ziel: Performanzsteigerung é Prinzip der Fließbandverarbeitung é Probleme bei Fließbandverarbeitung BB TI I 3.2/1 Das Prinzip an einem alltäglichen Beispiel é Sie kommen aus dem Urlaub und

Mehr

Intel Cluster Studio. Michael Burger FG Scientific Computing TU Darmstadt michael.burger@sc.tu-darmstadt.de

Intel Cluster Studio. Michael Burger FG Scientific Computing TU Darmstadt michael.burger@sc.tu-darmstadt.de Intel Cluster Studio Michael Burger FG Scientific Computing TU Darmstadt michael.burger@sc.tu-darmstadt.de 19.03.13 FB Computer Science Scientific Computing Michael Burger 1 / 30 Agenda Was ist das Intel

Mehr

Mikrocontroller Grundlagen. Markus Koch April 2011

Mikrocontroller Grundlagen. Markus Koch April 2011 Mikrocontroller Grundlagen Markus Koch April 2011 Übersicht Was ist ein Mikrocontroller Aufbau (CPU/RAM/ROM/Takt/Peripherie) Unterschied zum Mikroprozessor Unterschiede der Controllerarten Unterschiede

Mehr

Software Engineering in

Software Engineering in Software Engineering in der Werkzeuge für optimierte LabVIEW-Entwicklung Folie 1 Best Practices Requirements Engineering Softwaretest Versionsmanagement Build- Automatisierung Folie 2 Arbeiten Sie im Team?

Mehr

Embedded OS-9 auf RISC-Prozessoren von Motorola

Embedded OS-9 auf RISC-Prozessoren von Motorola Firmenporträt BALS Werner BALS Hardware & Software Wielinger Str. 20 D-82340 Feldafing Tel.:+49 8157 900491 Fax:+49 8157 900492 email: wernerb@cube.net OS-9-Systemlösungen für embedded-applikationen OS-9-Systemportierungen

Mehr

oscan ein präemptives Echtzeit-Multitasking-Betriebssystem

oscan ein präemptives Echtzeit-Multitasking-Betriebssystem ein präemptives Echtzeit-Multitasking-Betriebssystem 2011. Vector Informatik GmbH. All rights reserved. Any distribution or copying is subject to prior written approval by Vector. V0.9 2011-10-12 Management

Mehr

Hardware Virtualisierungs Support für PikeOS

Hardware Virtualisierungs Support für PikeOS Virtualisierungs Support für PikeOS Design eines Virtual Machine Monitors auf Basis eines Mikrokernels Tobias Stumpf SYSGO AG, Am Pfaenstein 14, 55270 Klein-Winternheim HS Furtwangen, Fakultät Computer

Mehr

Hybride Apps DPR und Android auf dem Xilinx ZYNQ. Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm

Hybride Apps DPR und Android auf dem Xilinx ZYNQ. Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm Hybride Apps DPR und Android auf dem Xilinx ZYNQ Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm Konvergenz der Rechenplattformen Processing System Memory Interfaces 7 Series Programmable

Mehr

LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices

LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices Firmenlogo LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices Programmierbarer Rechenkern für rechenintensive Echtzeitdatenverarbeitung mit PXI-RIO Dr.-Ing. Alexander Pacholik

Mehr

Rechner Architektur. Martin Gülck

Rechner Architektur. Martin Gülck Rechner Architektur Martin Gülck Grundlage Jeder Rechner wird aus einzelnen Komponenten zusammengesetzt Sie werden auf dem Mainboard zusammengefügt (dt.: Hauptplatine) Mainboard wird auch als Motherboard

Mehr

Betriebssysteme Vorstellung

Betriebssysteme Vorstellung Am Anfang war die Betriebssysteme Vorstellung CPU Ringvorlesung SE/W WS 08/09 1 2 Monitor CPU Komponenten eines einfachen PCs Bus Holt Instruktion aus Speicher und führt ihn aus Befehlssatz Einfache Operationen

Mehr

Effizienter Einsatz von Flash-Technologien im Data Center

Effizienter Einsatz von Flash-Technologien im Data Center Effizienter Einsatz von Flash-Technologien im Data Center Herbert Bild Solution Marketing Manager Georg Mey Solutions Architect 1 Der Flash-Hype 2 Drei Gründe für den Hype um Flash: 1. Ungebremstes Datenwachstum

Mehr

Seminar Werkzeuggestütze. tze Softwareprüfung. fung. Slicing. Sebastian Meyer

Seminar Werkzeuggestütze. tze Softwareprüfung. fung. Slicing. Sebastian Meyer Seminar Werkzeuggestütze tze Softwareprüfung fung Slicing Sebastian Meyer Überblick Einführung und Begriffe Static Slicing Dynamic Slicing Erweiterte Slicing-Techniken Fazit 2 Was ist Slicing?? (I) Program

Mehr

Entwurf eines Generators zur Erzeugung von Hard- und Software-Beschreibungen für Bildverarbeitungspipelines

Entwurf eines Generators zur Erzeugung von Hard- und Software-Beschreibungen für Bildverarbeitungspipelines Entwurf eines Generators zur Erzeugung von Hard- und Software-Beschreibungen für Bildverarbeitungspipelines Verteidigungsvortrag zur Studienarbeit Ludger Irsig Fraunhofer IIS/EAS Digitale Kameras allgemein

Mehr

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7

Rechnerarchitektur Atmega 32. 1 Vortrag Atmega 32. Von Urs Müller und Marion Knoth. Urs Müller Seite 1 von 7 1 Vortrag Atmega 32 Von Urs Müller und Marion Knoth Urs Müller Seite 1 von 7 Inhaltsverzeichnis 1 Vortrag Atmega 32 1 1.1 Einleitung 3 1.1.1 Hersteller ATMEL 3 1.1.2 AVR - Mikrocontroller Familie 3 2 Übersicht

Mehr

Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO

Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO Einführung in Peer-To-Peer (P2P) Datenstreaming mit NI FlexRIO Dipl.-Ing. (FH) Christoph Landmann, M.Sc. Regional Product Engineer Automated Test National Instruments Germany GmbH Agenda Was ist Peer-To-Peer

Mehr

Praxiseinheit: Realisierung einer hardwarebeschleunigten Disparitätenberechnung zur automatischen Auswertung von Stereobildern

Praxiseinheit: Realisierung einer hardwarebeschleunigten Disparitätenberechnung zur automatischen Auswertung von Stereobildern Praxiseinheit: Realisierung einer hardwarebeschleunigten Disparitätenberechnung zur automatischen Auswertung von Stereobildern Institut für Betriebssysteme und Rechnerverbund TU Braunschweig 25.10., 26.10.

Mehr

Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors

Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors Vortrag zum Beleg Platzierung und Verdrahtung massiv-paralleler FPGA-Designs am Beispiel eines Many-Core- Prozessors Michael Lange Dresden, Gliederung 1 Aufgabenstellung 2 Voraussetzungen 3 Aufbau eines

Mehr

Übersicht aktueller heterogener FPGA-SOCs

Übersicht aktueller heterogener FPGA-SOCs Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Übersicht aktueller heterogener FPGA-SOCs Vortrag zum Lehrstuhlseminar Tilo Zschau tilo.zschau@mailbox.tu-dresden.de

Mehr

Rechnerorganisation 2 TOY. Karl C. Posch. co1.ro_2003. Karl.Posch@iaik.tugraz.at 16.03.2011

Rechnerorganisation 2 TOY. Karl C. Posch. co1.ro_2003. Karl.Posch@iaik.tugraz.at 16.03.2011 Technische Universität Graz Institut tfür Angewandte Informationsverarbeitung und Kommunikationstechnologie Rechnerorganisation 2 TOY Karl C. Posch Karl.Posch@iaik.tugraz.at co1.ro_2003. 1 Ausblick. Erste

Mehr

Beispiele von Branch Delay Slot Schedules

Beispiele von Branch Delay Slot Schedules Beispiele von Branch Delay Slot Schedules Bildquelle: David A. Patterson und John L. Hennessy, Computer Organization and Design, Fourth Edition, 2012 Grundlagen der Rechnerarchitektur Prozessor 97 Weniger

Mehr

ARM Cortex-M Prozessoren. Referat von Peter Voser Embedded Development GmbH

ARM Cortex-M Prozessoren. Referat von Peter Voser Embedded Development GmbH ARM Cortex-M Prozessoren Referat von Peter Voser Embedded Development GmbH SoC (System-on-Chip) www.embedded-development.ch 2 Instruction Sets ARM, Thumb, Thumb-2 32-bit ARM - verbesserte Rechenleistung

Mehr

Arbeitsfolien - Teil 4 CISC und RISC

Arbeitsfolien - Teil 4 CISC und RISC Vorlesung Informationstechnische Systeme zur Signal- und Wissensverarbeitung PD Dr.-Ing. Gerhard Staude Arbeitsfolien - Teil 4 CISC und RISC Institut für Informationstechnik Fakultät für Elektrotechnik

Mehr

Tag der Umweltmeteorologie 12.05.2015. Michael Kunz

Tag der Umweltmeteorologie 12.05.2015. Michael Kunz Tag der Umweltmeteorologie 12.05.2015 Michael Kunz Beschleunigung von Ausbreitungsmodellen durch Portierung auf Grafikkarten Einleitung Das GRAL/GRAMM-System Cuda-GRAL Ergebnisse Vergleich der Modellergebnisse

Mehr

I2C-Echtzeituhr am Atmel AVR

I2C-Echtzeituhr am Atmel AVR Fachbereich Elektrotechnik und Informatik Labor für Angewandte Informatik und Datenbanken Praktikum Mikrocontroller und DSP (EMD) Prof.Dr.-Ing. E. Coersmeier I2C-Echtzeituhr am Atmel AVR Name, Vorname

Mehr

Software-basierter Speicherschutz durch spezialisierte Java-VMs auf Mikrocontrollersystemen

Software-basierter Speicherschutz durch spezialisierte Java-VMs auf Mikrocontrollersystemen Software-basierter Speicherschutz durch spezialisierte Java-VMs auf Mikrocontrollersystemen Christian Wawersich Lehrstuhl für Informatik 4 Verteilte Systeme und Betriebssysteme Universität Erlangen-Nürnberg

Mehr

TECHNISCHE HOCHSCHULE NÜRNBERG GEORG SIMON OHM Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten, z.b. Befehl

Mehr

Evolutionäre Algorithmen Software

Evolutionäre Algorithmen Software Evolutionäre Algorithmen Software Prof. Dr. Rudolf Kruse Pascal Held {kruse,pheld}@iws.cs.uni-magdeburg.de Otto-von-Guericke-Universität Magdeburg Fakultät für Informatik Institut für Wissens- und Sprachverarbeitung

Mehr

Einführung in die technische Informatik

Einführung in die technische Informatik Einführung in die technische Informatik Christopher Kruegel chris@auto.tuwien.ac.at http://www.auto.tuwien.ac.at/~chris Betriebssysteme Aufgaben Management von Ressourcen Präsentation einer einheitlichen

Mehr

1 Proseminar: Konzepte von Betriebssystem-Komponenten. Thema: Server OS AS/400 Referend: Sand Rainer. Server OS - AS/400

1 Proseminar: Konzepte von Betriebssystem-Komponenten. Thema: Server OS AS/400 Referend: Sand Rainer. Server OS - AS/400 1 Proseminar: Konzepte von Betriebssystem-Komponenten Server OS - AS/400 Gliederung Was ist eine AS/400? Wie ist OS/400 aufgebaut? Was kann eine AS/400? Bsp.: Logische Partitionierung 2 Proseminar: Konzepte

Mehr

Ein Überblick über KDevelop

Ein Überblick über KDevelop Inhalt KDevelop? Was ist das eigentlich? Inhalt KDevelop? Was ist das eigentlich? Was ist KDevelop 4.x? im Kern: C++-IDE basierend auf KDE- und Qt-Bibliotheken Komplettes Rewrite von Version 3 erstes 4.0-Release

Mehr

Untersuchung und Vorstellung moderner Grafikchiparchitekturen

Untersuchung und Vorstellung moderner Grafikchiparchitekturen Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Untersuchung und Vorstellung moderner Grafikchiparchitekturen Hauptseminar Technische

Mehr

Einführung (0) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München

Einführung (0) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München Einführung (0) Erster funktionsfähiger programmgesteuerter Rechenautomat Z3, fertiggestellt 1941 Bild: Nachbau im Deutschen Museum München Einführung (1) Was ist ein Rechner? Maschine, die Probleme für

Mehr

VarioTAP Einführung Hosea L. Busse

VarioTAP Einführung Hosea L. Busse VarioTAP Einführung Hosea L Busse GÖPEL electronic GmbH 2013 JTAG/Boundary Scan 1 Überblick Was ist VarioTAP? Prinzipielle Struktur eines µcontrollers VarioTAP Teststruktur VarioTAP Testkategorien VarioTAP

Mehr

GATE General Architecture for Text Engineering. Alexander Hein & Erik Dießler (VL Text Analytics - 08.05.2008)

GATE General Architecture for Text Engineering. Alexander Hein & Erik Dießler (VL Text Analytics - 08.05.2008) GATE General Architecture for Text Engineering Alexander Hein & Erik Dießler (VL Text Analytics - 08.05.2008) Überblick GATE Die Idee Die Architektur Was noch - JAPE / DIFF / GUK ANNIE Einige Beispiele

Mehr

HW/SW Codesign 5 - Performance

HW/SW Codesign 5 - Performance HW/SW Codesign 5 - Performance Martin Lechner e1026059 Computer Technology /29 Inhalt Was bedeutet Performance? Methoden zur Steigerung der Performance Einfluss der Kommunikation Hardware vs. Software

Mehr

Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI - EDA. Implementierung eines UDP/IP-Stacks in Hardware.

Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI - EDA. Implementierung eines UDP/IP-Stacks in Hardware. Fakultät Informatik, Institut für Technische Informatik, Professur für VLSI - EDA Implementierung eines -Stacks in Hardware Dresden, Gliederung 1. Aufgabenstellung 2. Überblick 1. Allgemein 2. MAC 3. IP

Mehr

Einführung in die Systemprogrammierung

Einführung in die Systemprogrammierung Einführung in die Systemprogrammierung Sprachen und Übersetzer Prof. Dr. Christoph Reichenbach Fachbereich 12 / Institut für Informatik 4. Juni 2015 Sprachen vs. Übersetzer Sprache C11 Übersetzer GNU C

Mehr

Xcalibur-2 Alpha. Time. Christian Rempis University of Applied Sciences Bonn-Rhein-Sieg 17. Januar 2006 1

Xcalibur-2 Alpha. Time. Christian Rempis University of Applied Sciences Bonn-Rhein-Sieg 17. Januar 2006 1 Time Christian Rempis University of Applied Sciences Bonn-Rhein-Sieg 17. Januar 2006 1 Control and Command Environment for a Robotic Experimenter R&D 1 Examination Presentation by Christian Rempis Christian

Mehr

Johann Wolfgang Goethe-Universität

Johann Wolfgang Goethe-Universität Flynn sche Klassifikation SISD (single instruction, single data stream): IS IS CU PU DS MM Mono (Mikro-)prozessoren CU: Control Unit SM: Shared Memory PU: Processor Unit IS: Instruction Stream MM: Memory

Mehr

PCI VME Interface SIS1100/SIS3100

PCI VME Interface SIS1100/SIS3100 PCI VME Interface SIS1100/SIS3100 Peter Wüstner Forschungszentrum Jülich, Zentrallobor für Elektronik (ZEL) Designprinzip der im ZEL entwickelten Datenaufnahmesysteme ist es, preiswerte PC Technik mit

Mehr

Advanced DAQ System Development Using NI-DAQmx and Intelligent DAQ (FPGA)

Advanced DAQ System Development Using NI-DAQmx and Intelligent DAQ (FPGA) Advanced DAQ System Development Using NI-DAQmx and Intelligent DAQ (FPGA) Rudolf Gierlinger National Instruments, Österreich AGENDA Teil 1: Advanced NI-DAQmx Datenerfassungsmöglichkeiten Konfiguration

Mehr

Vorschlag einer Architektur für Software Defined Networks

Vorschlag einer Architektur für Software Defined Networks Zentrum für Informationsdienste und Hochleistungsrechnen TU Dresden Vorschlag einer Architektur für Software Defined s DFN-Forum 2013 Andy Georgi 04. Juni 2013 Nöthnitzer Straße 46 01187 Dresden Telefon:

Mehr

PostgreSQL in großen Installationen

PostgreSQL in großen Installationen PostgreSQL in großen Installationen Cybertec Schönig & Schönig GmbH Hans-Jürgen Schönig Wieso PostgreSQL? - Die fortschrittlichste Open Source Database - Lizenzpolitik: wirkliche Freiheit - Stabilität,

Mehr

MATCHING VON PRODUKTDATEN IN DER CLOUD

MATCHING VON PRODUKTDATEN IN DER CLOUD MATCHING VON PRODUKTDATEN IN DER CLOUD Dr. Andreas Thor Universität Leipzig 15.12.2011 Web Data Integration Workshop 2011 Cloud Computing 2 Cloud computing is using the internet to access someone else's

Mehr

Jürg Gutknecht, SI und ETH Zürich, April 2015

Jürg Gutknecht, SI und ETH Zürich, April 2015 Jürg Gutknecht, SI und ETH Zürich, April 2015 Der Staubsauger könnte ein Mikrofon eingebaut haben, welches sämtliche Geräusche im Raum aufnimmt und via Stromkabel an einen Geheimdienst weiterleitet Die

Mehr

Datenpfad einer einfachen MIPS CPU

Datenpfad einer einfachen MIPS CPU Datenpfad einer einfachen MIPS CPU Zugriff auf den Datenspeicher Grundlagen der Rechnerarchitektur Prozessor 19 Betrachten nun Load und Store Word Erinnerung, Instruktionen lw und sw sind vom I Typ Format:

Mehr

Asynchrone Schaltungen

Asynchrone Schaltungen Asynchrone Schaltungen Dr.-Ing. Volkmar Sieh Institut für Informatik 3: Rechnerarchitektur Friedrich-Alexander-Universität Erlangen-Nürnberg SS 2013 Asynchrone Schaltungen 1/25 2013/07/18 Asynchrone Schaltungen

Mehr

Kap 4. 4 Die Mikroprogrammebene eines Rechners

Kap 4. 4 Die Mikroprogrammebene eines Rechners 4 Die Mikroprogrammebene eines Rechners Das Abarbeiten eines Arbeitszyklus eines einzelnen Befehls besteht selbst wieder aus verschiedenen Schritten (Befehl holen, Befehl dekodieren, Operanden holen etc.).

Mehr

2.2 Rechnerorganisation: Aufbau und Funktionsweise

2.2 Rechnerorganisation: Aufbau und Funktionsweise 2.2 Rechnerorganisation: Aufbau und Funktionsweise é Hardware, Software und Firmware é grober Aufbau eines von-neumann-rechners é Arbeitsspeicher, Speicherzelle, Bit, Byte é Prozessor é grobe Arbeitsweise

Mehr

Boundary Scan Days 2009

Boundary Scan Days 2009 Boundary Scan Days 2009 Einsatz von Virtual JTAG (Altera) für Flash - & EEPROM - Programmierung Dammert Tobias & Knüppel Lars Nokia Siemens Networks GmbH & Co. KG Standort Bruchsal Test Engineering 1 Nokia

Mehr

2. Computer (Hardware) K. Bothe, Institut für Informatik, HU Berlin, GdP, WS 2015/16

2. Computer (Hardware) K. Bothe, Institut für Informatik, HU Berlin, GdP, WS 2015/16 2. Computer (Hardware) K. Bothe, Institut für Informatik, HU Berlin, GdP, WS 2015/16 Version: 14. Okt. 2015 Computeraufbau: nur ein Überblick Genauer: Modul Digitale Systeme (2. Semester) Jetzt: Grundverständnis

Mehr

Micro Automation SIMATIC S7-1200 und LOGO! 0BA7

Micro Automation SIMATIC S7-1200 und LOGO! 0BA7 SIMATIC S7-1200 die neue modulare Kleinsteuerung Automatisierungsforum März 2012 s Micro Automation SIMATIC S7-1200 und LOGO! 0BA7 SIMATIC Controller Burkhard Kolland Promotion Rhein Main Niederlassung

Mehr

A Kompilieren des Kernels... 247. B Lineare Listen in Linux... 251. C Glossar... 257. Interessante WWW-Adressen... 277. Literaturverzeichnis...

A Kompilieren des Kernels... 247. B Lineare Listen in Linux... 251. C Glossar... 257. Interessante WWW-Adressen... 277. Literaturverzeichnis... 1 Einführung................................................ 1 1.1 Was ist ein Betriebssystem?............................... 1 1.1.1 Betriebssystemkern................................ 2 1.1.2 Systemmodule....................................

Mehr

FlexPath - Flexible, Dynamisch Rekonfigurierbare Verarbeitungspfade in Netzwerkprozessoren

FlexPath - Flexible, Dynamisch Rekonfigurierbare Verarbeitungspfade in Netzwerkprozessoren FlexPath - Flexible, Dynamisch Rekonfigurierbare Verarbeitungspfade in Netzwerkprozessoren Dr. Thomas Wild Rainer Ohlendorf Michael Meitinger Prof. Dr. Andreas Herkersdorf Lehrstuhl für Theresienstr. 90

Mehr

Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform

Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Automatisierung mit Hilfe einer rekonfigurierbaren FPGA-Hardwareplattform Prof. Dr.-.-Ing.. Frank Kesel Fachhochschule Pforzheim Übersicht Vom Algorithmus zum Chip High-Level Synthese Anwendungsbeispiel

Mehr

Factory Method (Virtual Constructor)

Factory Method (Virtual Constructor) Factory Method (Virtual Constructor) Zweck: Definition einer Schnittstelle für Objekterzeugung Anwendungsgebiete: Klasse neuer Objekte bei Objekterzeugung unbekannt Unterklassen sollen Klasse neuer Objekte

Mehr

Willkommen. Programmierung (MGP) von FPGAs. zur Präsentation

Willkommen. Programmierung (MGP) von FPGAs. zur Präsentation Willkommen zur Präsentation Modulare Grafische Programmierung (MGP) von FPGAs Dr.-Ing. J. Pospiech AVT GmbH Ilmenau Am Hammergrund 1 98693 Ilmenau Tel: +49 (0)3677 / 64 79 0 Fax: +49 (0)3677 / 64 79 69

Mehr

Storage Area Networks im Enterprise Bereich

Storage Area Networks im Enterprise Bereich Storage Area Networks im Enterprise Bereich Technologien, Auswahl & Optimierung Fachhochschule Wiesbaden Agenda 1. Was sind Speichernetze? 2. SAN Protokolle und Topologien 3. SAN Design Kriterien 4. Optimierung

Mehr

Untersuchungen zur Zulassung von Software unterschiedlicher Sicherheitsklassen auf einem Prozessormodule unter dem neuartigen Betriebssystem PikeOS

Untersuchungen zur Zulassung von Software unterschiedlicher Sicherheitsklassen auf einem Prozessormodule unter dem neuartigen Betriebssystem PikeOS Untersuchungen zur Zulassung von Software unterschiedlicher Sicherheitsklassen auf einem Prozessormodule unter dem neuartigen Betriebssystem PikeOS Automotive Safety & Security 2008 Stuttgart, 19. 20.11.2008

Mehr

Teil VIII Von Neumann Rechner 1

Teil VIII Von Neumann Rechner 1 Teil VIII Von Neumann Rechner 1 Grundlegende Architektur Zentraleinheit: Central Processing Unit (CPU) Ausführen von Befehlen und Ablaufsteuerung Speicher: Memory Ablage von Daten und Programmen Read Only

Mehr

Implementierung der Jikes Research Virtual Machine

Implementierung der Jikes Research Virtual Machine Fakultät Informatik Institut für technische Informatik, Professur für VLSI-Entwurfssysteme, Diagnostik und Architektur Implementierung der Jikes Research Virtual Machine Hauptseminar Technische Informatik

Mehr

Bibliotheks-basierte Virtualisierung

Bibliotheks-basierte Virtualisierung Dr.-Ing. Volkmar Sieh Department Informatik 4 Verteilte Systeme und Betriebssysteme Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2015/2016 V. Sieh Bibliotheks-basierte Virtualisierung (WS15/16)

Mehr

Business Process Execution Language for Web Services (BPEL4WS)

Business Process Execution Language for Web Services (BPEL4WS) Hauptseminar und Vorlesung Web Services WS 2003/04 Business Process Execution Language for Web Services (BPEL4WS) Patrick Sauter 2/17 Vortrag - Überblick Definition, Zielsetzung und Allgemeines einfacher

Mehr

Modulare Programmierung und Bibliotheken

Modulare Programmierung und Bibliotheken Modulare Programmierung und Bibliotheken Proseminar-Vortrag am 24.06.2011 von Ludwig Eisenblätter Ludwig Eisenblätter 1 von 25 Modulare Programmierung und Bibliotheken Inhaltsübersicht Motivation / Einleitung

Mehr

Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher. Sascha Kath

Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher. Sascha Kath Analyse verschiedener HLS-Systeme in Hinblick auf ihren Umgang mit der Hochsprachenabstraktion Speicher Sascha Kath Dresden, Gliederung 1. Aufgabenstellung 2. HLS-Systeme 1. LegUP 2. Vivado HLS 3. Leap

Mehr

Technische Informatik 2 Software

Technische Informatik 2 Software Technische Informatik 2 Software Prof. Dr. Miroslaw Malek Sommersemester 2005 www.informatik.hu-berlin.de/rok/ca Thema heute Evolution der Software Schichten Lader (Manuell, Bootstrap, Programm im ROM)

Mehr

Multimediaschnittstelle. Microsoft DirectShow

Multimediaschnittstelle. Microsoft DirectShow Multimediaschnittstelle Microsoft DirectShow Gliederung 1. Grundlagen 1.1 VFW 1.2 WDM, KS, WMF 1.3 DirectShow - DirectX 1.4 Aufgaben von DirectShow 2. Architektur 2.1 COM - kurze Einführung 2.2 Filter

Mehr

Wozu dient ein Logikanalysator?

Wozu dient ein Logikanalysator? Wozu dient ein Logikanalysator? Beispiel: Microcontroller Microcontroller kommen vor in Haushaltsgeräten (Waschmaschine,...) in Fahrzeugen (ABS, Motorsteuerung, Radio,...) in Computern (Tastatur, Festplatte,

Mehr

Echtzeitverhalten durch die Verwendung von CPU Stubs: Eine Erweiterung von Dynamic Performance Stubs. Echtzeit 2009

Echtzeitverhalten durch die Verwendung von CPU Stubs: Eine Erweiterung von Dynamic Performance Stubs. Echtzeit 2009 Echtzeitverhalten durch die Verwendung von CPU Stubs: Eine Erweiterung von Dynamic Performance Stubs Echtzeit 2009 Peter Trapp, 20.11.2009 Übersicht 1 Einleitung 2 (Übersicht) 3 (Framework) 4 Methodik

Mehr

Profiling und Coverage mit GNU und Bare Embedded Systems

Profiling und Coverage mit GNU und Bare Embedded Systems Profiling und Coverage mit GNU und Bare Embedded Systems Life is too short for bad tools! Prof. Erich Styger erich.styger@hslu.ch +41 41 349 33 01 Coverage und Profiling Coverage: Analyse der Testabdeckung

Mehr

Lektion 3: Was ist und was kann ein Computer?

Lektion 3: Was ist und was kann ein Computer? Lektion 3: Was ist und was kann ein Computer? Helmar Burkhart Informatik burkhart@ifi.unibas.ch EINFÜHRUNG IN DIE INFORMATIK I 3-0 Übersicht Lektion 3 Hardware Software Aufbau eines Computers Rechnerkern

Mehr

Felder. November 5, 2014

Felder. November 5, 2014 Felder Universität Bielefeld AG Praktische Informatik November 5, 2014 Felder: Datenstrukturen mit konstantem Zugriff Felder nennt man auch, Vektoren, Matrizen,... Konstanter Zugriff heisst: Zugriff auf

Mehr

Atomic Basic Blocks Eine kontrollflussunabhängige Zwischendarstellung für Echtzeitsysteme

Atomic Basic Blocks Eine kontrollflussunabhängige Zwischendarstellung für Echtzeitsysteme Atomic Basic Blocks Eine kontrollflussunabhängige Zwischendarstellung für Echtzeitsysteme Fabian Scheler Martin Mitzlaff Wolfgang Schröder-Preikschat Informatik 4 Verteilte Systeme und Betriebssysteme

Mehr

Dämon-Prozesse ( deamon )

Dämon-Prozesse ( deamon ) Prozesse unter UNIX - Prozessarten Interaktive Prozesse Shell-Prozesse arbeiten mit stdin ( Tastatur ) und stdout ( Bildschirm ) Dämon-Prozesse ( deamon ) arbeiten im Hintergrund ohne stdin und stdout

Mehr

Symmetric Multiprocessing mit einer FPGA basierten. Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010

Symmetric Multiprocessing mit einer FPGA basierten. Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010 Symmetric Multiprocessing mit einer FPGA basierten MPSoC Plattform Marco Kirschke INF-M3 Seminar Wintersemester 2010/2011 25. November 2010 Inhalt Motivation Vorarbeiten Ziele für die Masterarbeit Vorgehensweise

Mehr

Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik

Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik Entwicklung einer Schnittstelle für einen DAE Solver in der chemischen Verfahrenstechnik Dietmar Horn Weierstraß Institut für Angewandte Analysis und Stochastik Mohrenstraße 39, D10117 Berlin 1991 Mathematics

Mehr

Virtualisierung im Echtzeitbereich. Andreas Hollmann FH Landshut EADS Military Air Systems

Virtualisierung im Echtzeitbereich. Andreas Hollmann FH Landshut EADS Military Air Systems Virtualisierung im Echtzeitbereich Andreas Hollmann FH Landshut EADS Military Air Systems 2 Überblick Hintergrund und Motivation Vorstellung von Lösungsansätzen Auswahl und Evaluierung Einschränkungen

Mehr

Java Einführung Operatoren Kapitel 2 und 3

Java Einführung Operatoren Kapitel 2 und 3 Java Einführung Operatoren Kapitel 2 und 3 Inhalt dieser Einheit Operatoren (unär, binär, ternär) Rangfolge der Operatoren Zuweisungsoperatoren Vergleichsoperatoren Logische Operatoren 2 Operatoren Abhängig

Mehr

Semtation GmbH SemTalk

Semtation GmbH SemTalk Semtation GmbH SemTalk Christian Fillies Was ist SemTalk? Prozessmodellierung mit Visio2003 Viele Methoden (EPK, PROMET, FlowChart, KSA ), einfach an Kundenbedürfnisse anzupassen und zu erweitern HTML

Mehr

Nebenläufige Programmierung

Nebenläufige Programmierung Nebenläufige Programmierung Perspektiven der Informatik 27. Januar 2003 Gert Smolka Telefon-Szenario Eine Telefonzelle Mehrere Personen wollen telefonieren Immer nur eine Person kann telefonieren Ressource

Mehr

Remedy-Day 2013. Innovative ITSM Lösungen von NTT Data. Machen wir es uns besser, schöner und leichter. Thomas Rupp Alexander Lyer Lukas Máté

Remedy-Day 2013. Innovative ITSM Lösungen von NTT Data. Machen wir es uns besser, schöner und leichter. Thomas Rupp Alexander Lyer Lukas Máté Remedy-Day 2013 Innovative ITSM Lösungen von NTT Data Machen wir es uns besser, schöner und leichter Thomas Rupp Alexander Lyer Lukas Máté Copyright 2012 NTT DATA Corporation GTW Generischer Ticket Workflow

Mehr