Back-End und rekonfigurierbare Zielarchitektur für Hardware/Software-Compiler

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1 Back-End und rekonfigurierbare Zielarchitektur für Hardware/Software-Compiler Andreas Koch Fachgebiet Eingebettete Systeme und ihre Anwendungen Informatik TU armstadt A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

2 Überblick 1 Projekt 2 Zielarchitektur 3 (Re-)Konfigurations-Management 4 Floorplanning 5 Modulgenerierung 6 IP-Block-Integration A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

3 Projekt COMRAE Compiler für adaptive Computer Prozessor und rekonfigurierbarer Baustein Nachfolger in Tradition des Nimble Compilers ANSI C als Eingabesprache HW/SW-Partitionierung basiert auf dynamischen Ausführungsprofil Nutzt ILP und spekulative Ausführung Feine Granularität von HW/SW-Ausführung Optimiert Rekonfigurationen A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

4 Werkzeugfluß C Source Front End Compiler Architecture escription Export as AST Export as C SW Part + Interface SW C Compiler CFG ataflow Graph Netlist atapath Composer Hardware Library Linkable objects Vendor P&R Pre placed netlist CPU&Memory Interface Bitstream Linker RTOS / API Executable Image ACS Hardware ACS Simulator Software Processing Hardware Processing A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

5 Aktuelle Zielarchitektur RCU Controller ExitToSW Exit Status atapath Interrupt Control (slave) I/O Address Bus I/O ata ata BIU Addr Memory System (master) Memory Address Bus Memory ata Bus From/To CPU Addr ata Cache Lines in External SRAM A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

6 Beispiel: Layout von CFAR Kernel A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

7 Einschränkungen Strikt lineares atenpfad-layout Skaliert nicht mit Chip-Geometrie atenpfadkomplexität Lange Verzögerungen Nur ein HW-Kernel pro Konfiguration Einzelner Speicher-Port (cached) A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

8 Neue Zielarchitektur Controller 1 atapath 1 I/O Bus Memory Bus Controller 2 ExitToSW Kernel Bus Mux atapath 2 I/O Bus Interrupt Control SelectKernel Memory Bus (slave) Controller 3 ata I/O Bus BIU Addr Cache 1 atapath 3 MARC (master) Cache 2 Stream 1 I/O Bus Memory Bus From/To CPU External SRAM Bank 1 External SRAM Bank 3 External SRAM Bank 2 External SRAM Bank 4 A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

9 Features Beschränkte zweidimensionale Platzierung atenpfade können nun mehrere Zeilen umfassen Reguläre Struktur innerhalb eines atenpfades Mehrere atenpfade pro Konfiguration Schnelles Umschalten von Kernels statt Rekonfiguration Flexibel konfigurierbares Speicher-Interface Multi-Port, caching und streaming Wie Konzept umsetzen? A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

10 Konfigurations-Management Bilde Kernel auf Konfigurationen ab upliziert möglicherweise auch Kernel Ziel: Reduziere Anzahl von Rekonfigurationen Zwei Ansätze realisiert 1 Schnelle Heuristik (unabhängig von Laufzeitverhalten) Kann in Partitionskostenfunktion verwendet werden 2 Exakte Lösung (analysiert Laufzeitverhalten) Beispiel: Wavelet Bildkompression Konfigurationen Rekonfigurationen Berechnet in Bisher Optimal s Heuristik 4 5 <0.01s A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

11 Floorplanner Erster Prototyp ClAP (Clustering and Placement) Strategie 1 Clustert passende Hardware-Operatoren Gemeinsame Verbindungen Ähnliche Topologien (Höhe, Busabstand) 2 Verzögerungsoptimierte Platzierung Simulated Annealing-basiert Zieht sowohl einzelne Operatoren als auch ganze Cluster A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

12 Beispiel: Wavelet Kernel Vorher (1-) Nachher (2-) Erkennt zwei Cluster, reduziert Verzögerung um 20% A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

13 Erzeugung von Hardware-Operatoren Algorithmische Modulgenerierung Bibliothek GLACE Primitive Funktionen: Add, Mult, iv, Logic,... Funktioniert im Prinzip gut weist aber zwei Schwächen auf: Erzeugung feingranularer Logik ist ineffizient Beschreibung auf C-Ebene ist unhandlich Keine Logikoptimierung Mühsame Entwicklung neuer Generatoren Manuelle Charakterisierung von Flächen-/Zeitverhalten Problematisch für komplexe bzw. sehr flexible Generatoren A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

14 Aktueller Logikgenerator Erlaubt bis zu vier Eingänge mit variabler Operandenbreite int y, a, b, c, d; y = ((a&0xff)<<24) ((b&0xff)<<16) ((c&0xff)<<8) (d&0xff); Erzeugt vorplatzierte Hardware-Operatoren Setzt kompliziertere Operationen durch Baum-Überdeckung zusammen + + u & t <!! logic v rooted logic (a) Covering of data flow tree (b) HWOP pattern P (c) HWOP equivalence class pattern C A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

15 Neuer Logikgenerator Kann mehrere Logikfunktionen gleichzeitig bearbeiten Beschreibung in Subset von Verilog Busse: Aufteilen und Zusammensetzen y[31:0]={a[7:0],b[7:0],c[7:0],d[7:0]}; Shifts mit variabler istanz Bit-Permutationen Konstante Bits Wird im CFG nun auf Basisblockebene angewandt mul add div and xor covered by module generator or and mul add and hard operator mul soft operator A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

16 Implementierung Equations in Verilog format parse Abstract Syntax Tree transform, serialize Equations in SIS format compress Compressed equations in SIS format invoke SIS Lookup-table list, wire list create Virtex-2 circuit, placing, timing analysis Additional gather ata Integriert UCB SIS für Logikoptimierung Technologieabbildung Problem: SIS kennt keine Busse Erfordert Vor-/Nachbearbeitung Regularitätsanalyse von Ausdrücken Reduktion der Problemkomplexität Replikation von Teilergebnissen Abschätzung von Zeitverhalten Kompakte reguläre Platzierung Netlistable circuit A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

17 Framework für Entwicklung von Generatoren Basiert auf JHL (Brigham-Young University, UT) Strukturelle Hardware-Beschreibung Unterstützt durch Java-Konstrukte wie Vererbung, Iteratoren,... Erweitert um Automatische Analyse von Zeitverhalten und Layout Ersetzt manuell formulierte Ausdrücke T.opcy+(T.n-1)/2*T.net+(T.n-3)/2*T.byp+T.sum+T.reg*(T.ick+T.cko)... durch einfachen Aufruf targetvirtex2.getelay(addcell) Unterstützt Chip-spezifische Features wie MUXFx, SOPx, SRLx,... Import von Timing-aten direkt aus Werkzeugen des Herstellers A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

18 Integration externer Hardware-Funktionen Compiler wird absehbar nicht ualität von erfahrenem esigner erreichen Abhilfe: Erlaube Verwendung handoptimierter Blöcke Vergleichbar dem Aufruf von Assembler aus Hochsprache Einbettung in ANSI C Idiomatischer Programmierstil Maschinenlesbare Charakterisierung des IP-Blocks Compiled atapath Operator Operator Operator IP Block Operator Operator ata Flow Local Controllers Wrapper Global Controller Control Flow A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

19 Controller-Integration Erzeuge lokale Interface-Controller (Wrapper) Steuern atenaustausch mit kompiliertem atenpfad Setzen logische auf physikalische Schnittstelle um Beispiel: Sequentielles Laden von Operanden Hochfahren/Herunterfahren von Blockausführung Erzeuge blockspezifische Steuersignalsequenzen Unterstütze Berechnungen mit variabler Latenz Verstecke etails hinter einfachem START/ONE-Protokoll Unterstütze Pipelining Parallele Threads im Wrapper Stoppen und Leerlaufen der Pipeline Ziele Kurze und prägnante Beschreibung der Wrapper-Funktion Schnell und effizient synthetisierbar... ohne aufwendiges externes Synthesesystem A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

20 Template-basierte Controller-Synthese Multiplizierer mit variabler Latenz a 1 b 0 Mult16x16 Y prod CE Multiplizierer mit Pipelining a 1 b 0 Mult16x16 S Y prod CE atapath S R atapath start token finish token start token finish token POSEGE (S 1) ([15:0] a[15:0]); POSEGE (S 0) ([15:0] b[15:0]); CONTINUE (R 1); POSEGE (Y[31:0] prod[31:0]); START; POSEGE (S 1) ([15:0] a[15:0]); POSEGE (S 0) ([15:0] b[15:0]); POSEGE; POSEGE; RESTART; POSEGE; POSEGE; POSEGE (Y[31:0] prod[31:0]); A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

21 Beispiel: Einbettung des Xilinx LogiCore 16-Point FFT ; initialize POSEGE (CE 1) (SCALE_MOE 0) (FW_INV 1) (START 1) POSEGE (START 0) ; start of steady-state START ; wait for acceptance of first FFT block CONTINUE (MOE_CE 1) ; write 16 time domain samples POSEGE *16 (I_R[15:0] time_r[15:0]) (I_I[15:0] time_i[15:0]) ; fork control flow for pipelining RESTART ; wait for transformed data CONTINUE (ONE 1) ; read 16 frequency domain samples POSEGE *16 (XK_R[15:0] freq_r[15:0]) (XK_I[15:0] freq_i[15:0]) Synthese-Stil Virtex-II Slices Max. Takt [MHz] irect FFs Counter SRL A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

22 Zusammenarbeit Innerhalb vom SPPRR U Tübingen: Speicher-Interface TU Braunschweig: Rekonfigurationsmanagement Außerhalb vom SPPRR TU Braunschweig: Compilerkern Brigham-Young University: Modulgeneratoren A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

23 Zusammenfassung Übersicht über Werkzeugfluß Zielarchitektur Rekonfigurations-Management Floorplanning Modulgenerierung Einbindung von IP Hauptaufgabe: Alles zu durchgehendem Fluß zusammenfügen! A. Koch (FG ESA, TU armstadt) HW/SW Compiler Back-End SPPRR armstadt 05/ / 23

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