das Grundprinzip findet sich auch heute noch, trotz aller gewaltigen technologischen Veränderungen, in modernen Mikroprozessoren D.

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Manfred Lothar Maus
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1 1.1 von Neumann sche Universalrechenautomat (1) Urvater der meisten Rechner ist der klassische Universalrechenautomat (URA) geht zurück auf John von Neumann, Goldstine, Barks (Princeton, 1946) das Grundprinzip findet sich auch heute noch, trotz aller gewaltigen technologischen Veränderungen, in modernen Mikroprozessoren (Lst. ) 1

2 1.1 von Neumann sche Universalrechenautomat Deja-vu? (Lst. ) 2

3 1.1 von Neumann sche Universalrechenautomat (2) Konzept basiert auf 7 Prinzipien 1. Der Rechner besteht aus 4 Werken (Lst. ) 3 Leitwerk interpretiert Programme Haupt- bzw. Arbeitsspeicher für Programme und Daten Rechenwerk führt arithmetische und logische Operationen aus Ein-/Ausgabewerk kommuniziert mit der Umwelt ferner: als Sekundärspeicher fungierender Langzeitspeicher Leitwerk Speicherwerk Rechenwerk E/A-Werk

4 1.1 von Neumann sche Universalrechenautomat (3) 2. Struktur des Rechners unabhängig vom Problem: programmgesteuert SW-programmgesteuert HW-Programmierung Befehle Befehlsinterpreter Daten Folge arithmetischer und logischer Funktionen Ergebnisse Kontrollsignale (Lst. ) Daten All-Zweck arithmetische und logische Funktionen Ergebnisse 4

5 1.1 von Neumann sche Universalrechenautomat (4) 3. Programme und Daten stehen in demselben Speicher, sind prinzipiell durch Rechner modifizierbar 4. Hauptspeicher ist in Zellen gleicher Größe eingeteilt, die durch fortlaufende Nummer (Adresse) benannt werden; über Adresse werden Daten und Programmbefehle angesprochen 5. Programm besteht aus einer Folge von Befehlen, die im Allgemeinen nacheinander ausgeführt werden (Prinzip der Sequentialität als Fortschaltungsregel) (Lst. ) 5

6 1.1 von Neumann sche Universalrechenautomat (5) 6. Abweichungen von der sequentiellen Ausführung der Befehl durch bedingte und unbedingte Sprungbefehle bewirkt Sprung an bestimmte Zelle im Hauptspeicher bedingte Sprünge sind von der Auswertung gespeicherter Werte abhängig 7. Der URA besitzt Binärcodes, Zahlen werden dual dargestellt (Lst. ) 6

7 1.1 von Neumann sche Universalrechenautomat (6) Speicherwerk S ASP S: Speicherregister W: Speicherwahl(adress)register ASP: Arbeitsspeicher W Prozessor Leitwerk Rechenwerk F +1 BZ B FE OS M v A Q M: Multiplikationsregister Q: Quotientenregister A: Akkumulator v: logische Verknüpfung (Lst. ) 7 FB: Befehlsregister BZ: Befehlszähler FE: Funktionsentschlüsselung OS: Operationssteuerung E/A-Werk E/A E/A: Ein-/Ausgaberegister

8 1.1.1 Der Befehlszyklus (1) Maschinenbefehlszyklus beschreibt gemeinsame Arbeitsweise von Leit- und Rechenwerk umfasst folgende Stufen der Verarbeitung eines Maschinenbefehlszyklus Befehlsholphase (BH) auf Basis des Befehlszählers wird der nächste zu bearbeitende Befehl aus dem Speicher ins Instruktionsregister eingelesen (Lst. ) Dekodierungsphase (DE) dekodiert Operationskode generiert Steuersignale Operandenholphase (OP) stellt der ALU die im Maschinenbefehl im Adressteil spezifizierten Operanden zur Verfügung Ausführungsphase (AU) verknüpft in den Registern des Rechenwerkes die zuvor geholten Operanden 8

9 1.1.1 Der Befehlszyklus (2) Rückschreibphase (RS) die während der Ausführungsphase produzierten Ergebnisse werden in die vorgesehenen Speicherstellen (Speicher, Register) zurückgeschrieben Adressierungsphase (AD) Adresse des nächsten Befehls wird bestimmt und in den Befehlszähler Zyklus beginnt von neuem mit Befehlsholphase Verfahren wurde in gleicher Form im Übrigen unabhängig von v.neumann auch von Zuse entwickelt (Lst. ) 9

10 1.1.1 Der Befehlszyklus (3) Befehlszyklus als Zustandsdiagramm Befehl holen mehrfache Operanden Operanden holen mehrfache Ergebnisse Ergebnis speichern Adresse Befehl berechnen Befehl dekodieren Adresse Operand berechnen Befehl ausführen Adresse Ergebnis berechnen (Lst. ) Befehl fertig Bearbeiten von Vektoren 10

11 1.1.2 Abweichungen vom URA-Prinzip (1) Alternativen zum URA und dem Prinzip der von Neumannschen Befehlsbearbeitung Neuronale Rechner w ij x 11 x 21 out in xi, j = th xi 1, j wi, j i, j ( ) Datenflussrechner x y z w / * x / y z + z w (Lst. )

12 1.1.2 Abweichungen vom URA-Prinzip (2) Systolische Rechner Kombination aus Datenflussund SIMD-Prinzip synchrones getaktetes System alle Prozessorknoten führen gleiche Operation aus Ein-/Ausgabe über am Rand angeordnete Prozessorknoten Anwendung in der digitalen Signalverarbeitung 0 y = a b + x x... a 31 a 21 a 11 a 31 a 21 a 11 a b b 11 b 11 b 11 y x... a 32 a 22 a 12 a 32 a 22 a 12. a b. b 21 b 21 y x... a 33 a 23 a 13 a 33 a 23 a 13.. a b.. b 31 y (Lst. ) 12 b 12 b 12 b 12 b b 21 b 22 b 22 b 22 b b 31 b 31 b 32 b 32 b 32...

13 1.1.2 Abweichungen vom URA-Prinzip (3) es gilt: Prinzip der von Neumann schen Befehlsbearbeitung kommt im Prinzip in nahezu allen kommerziellen Prozessoren zur Anwendung folgende Modifikationen sind jedoch häufig gegeben (Lst. ) aus Gründen der Leistungssteigerung und der Zuverlässigkeit Vervielfachung einer oder mehrerer Teilwerke mehrere E/A-Werke, um Ein/Ausgabe zu beschleunigen bzw. den Datendurchsatz zu erhöhen mehrere Leit- und Rechenwerke, um mehrere Befehle gleichzeitig zu bearbeiten 13

14 1.1.2 Abweichungen vom URA-Prinzip (4) (Lst. ) 14 anstelle der zweistufigen Speicherhierarchie (Haupt- und Hintergrundspeicher) mehrstufige Hierarchie besseres Preis/Leistungsverhältnis führt zu mehrstufigen Hintergrundspeichern (Kosten/Bit bei Magnetplatte geringer als bei Halbleiterspeicher) durch technologische Entwicklung bedingt Prozessoren wurden immer schneller, Zugriff auf Speicher erweist sich zunehmend als Flaschenhals ( von Neumannscher Flaschenhals ) Lösung: kleine schnelle Halbleiterspeicher ( Cache) getrennte Speicher und Busse für Daten und Befehle Prinzip der Selbstmodifikation aus Sicherheitsgründen aufgegeben Ist jedoch für rekonfigurierbare Hardware (dynamische Rekonfigurierbarkeit) wieder aktuell geworden auf

15 1.1.2 Historische Entwicklung Prozessoren (1) Prozessor besteht aus Leitwerk und Rechenwerk inkl. Teilen des Speicherwerks Implementierung und Realisierung eines Prozessors hängt ab von Technologie Architektur (Lst. ) 15 Bsp.: Princeton- und Minima-URA Architekturkonzept URA Princeton-Implementierung mit Parallelrechenwerk Minima-Implementierung mit Serienrechenwerk Realisierung mit Röhrenspeicher Realisierung mit Trommelspeicher

16 1.1.2 Historische Entwicklung Prozessoren (2) 1971: INTEL 4004 aufgebaut aus TTL-Schaltkreisen 4-Bit ALU(Arithmetisch-Logische Einheit), BCD-Arithmetik, 45 Assemblerbefehle, 4-Bit Kommunikationsbus Entwicklungszeit 1 Mannjahr (Lst. ) 1972: INTEL Bit ALU 1976: TMS9900 (Texas Instruments) und Z80 (Zilog), INTEL 8085 (16-Bit-Prozessor) 16

17 1.1.2 Historische Entwicklung Prozessoren (3) 1978: INTEL Bit ALU 1983: INTEL zwei Modi: Real Mode und Protected Mode (Lst. ) 17

18 1.1.2 Historische Entwicklung Prozessoren (4) 1984: 32-Bit Prozessoren INTEL 80386, Motorola 68020, NS : INTEL Pentium, DEC ALPHA, IBM PowerPC, AMD K6, Athlon ab 2001: 64-Bit Prozessoren Itanium, Sledgehammer (Lst. ) 18

19 1.1.2 Historische Entwicklung Prozessoren (5) Beispiele von Mikroprozessoren Prozessorkern Prozessorkern Pentium III Befehlsablaufsteuerung Cache Peripheriesteuerung Rechenwerk Cache (Lst. ) Cachesteuerung 19

20 1.1.2 Historische Entwicklung Prozessoren (6) Beispiele Mikroprozessoren (Lst. ) 20 Pentium III 28M transistors / 733MHz-1Gz / 13-26W L=0.25µm shrunk to L=0.18µm PowerPC 7400 (G4) 6.5M transistors / 450MHz / 8-10W L=0.15µm

4 GHz) Level Two cache: 256 KB Advanced Transfer Cache (Integrated) System Bus Speed: 400 MHz SSE2 SIMD Extensions Transistors: 42

21 1.1.2 Historische Entwicklung Prozessoren (7) (Lst. ) 21 Pentium IV 0.18-micron process technology (2, 1.9, 1.8, 1.7, 1.6, 1.5, and 1.4 GHz) Introduction date: August 27, 2001 (2, 1.9 GHz);...; November 20, 2000 (1.5, 1.4 GHz) Level Two cache: 256 KB Advanced Transfer Cache (Integrated) System Bus Speed: 400 MHz SSE2 SIMD Extensions Transistors: 42 Million Typical Use: Desktops and entrylevel workstations 0.13-micron process technology (2.53, 2.2, 2 GHz) Introduction date: January 7, 2002 Level Two cache: 512 KB Advanced Transistors: 55 Million

22 1.1.2 Historische Entwicklung Prozessoren (8) Intel s McKinley Introduction date: Mid 2002 Caches: 32KB L1, 256 KB L2, 3MB L3 (onchip) Clock: 1GHz Transistors: 221 Million Area: 464mm 2 Typical Use: High-end servers Future versions: 5GHz, 0.13-micron technology!?? (Lst. ) 22

23 1.1.2 Historische Entwicklung Prozessoren (5) AMD Quad-Core Codename: Barcelona 4 Kerne Einführung 2007 Transistoren: 500 Millionen Fläche: 283mm 2 (Lst. ) 23

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