Gliederung dieser Einführung in VHDL

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1 Gliederung dieser Einführung in VHDL 1) Formaler Aufbau von VHDL-Modellen 2) Testumgebungen VHDL-Modelle, die Eingangssignale zum Testen eines Modells bereitstellen 3) Zeitmodelle in VHDL Nachbildung des Zeitverhaltens der modellierten Hardware 4) Modellierung von Zustandsautomaten in VHDL Systematische Beschreibung digitaler Systeme 1

2 Zeitmodelle in VHDL Zeitmodelle in VHDL 2

3 Signal-Zuweisungen Signal-Zuweisungen stellen neue Werte für Signale bereit: SUM <= A + B; Diese Zuweisung beschreibt die Funktion eines Addierers. Der Ausdruck auf der rechten Seite wird ausgewertet, sein Datentyp muss dem des Signals SUM entsprechen. Der Output eines Hardware-Bausteins ändert sich nicht unmittelbar, wenn sich ein Einganssignal ändert, sein Modell muss also eine Verzögerung (ein Delay) enthalten: CARRY <= A and B after 7 ns; Kapazitäten und Induktivitäten bewirken in einer Analog-Schaltung Einschwingvorgänge, die im digitalen Modell abstrahierend in einem konzentrierten Delay zusammengefasst werden. 3

4 Waveforms & Delay-Mechanismen Eine Waveform beschreibt eine zeitlich aufsteigende Folge von Werten (alle Zeiten beziehen sich auf die aktuelle Simulationszeit): CLK <= '1' after PulsWeite, '0' after 2*PulsWeite; Zusätzlich kann ein Delay-Mechanismus angegeben werden; voreingestellt ist der inertial-mechanismus. SUM <= transport A + B after 12 ns; 4

5 Aktivierung und Deaktivierung von Prozessen Es gibt formal zwei (gleichwertige) Arten Prozesse zu beschreiben: Prozesse ohne sensitivity list (mit wait-anweisungen): Anweisungen im process body werden sequentiell ausgeführt. Nach der letzten Anweisung wird wieder mit der ersten fortgefahren ohne Fortschaltung der Simulationszeit. Eine wait-anweisung deaktiviert einen process. Damit keine Endlosschleifen entstehen, muß mindestens eine wait-anweisung vorhanden sein. Prozesse mit sensitivity list (ohne wait-anweisungen): Die sensitivity list ist eine Liste von Signalnamen. Der process wird aktiviert, wenn sich eines dieser Signale ändert. Der process verhält sich so, als ob vor der end-process- Anweisung eine wait-on-signal-anweisung stünde. Der process darf keine wait-anweisungen enthalten. 5

6 Wait-Anweisungen Durch wait-anweisungen werden Prozesse suspendiert. Es gibt vier Varianten: wait on CLK_SIGNAL, ENABLE; sensitivity clause Der Prozess wird wieder aufgenommen, wenn bei einem der genannten Signale eine Wertänderung (ein Event) auftritt. wait until CLOCK='1'; condition clause Der Prozess wird wieder aufgenommen, sobald der Boolesche Ausdruck wahr wird. wait for 1 ms; time-out clause wait for 2*TaktPeriode; Der Prozess wird nach Ablauf der angegebenen Simulationszeit wieder aufgenommen. wait; Der Prozess wird genau einmal während der Initialisierung durchgeführt und bleibt dann deaktiviert. 6

7 Beispiel: Clock-Generator (1) signal CLK: bit:='0'; constant PulsWeite: time:=20 ns; -- physical type ClockGen1: process(clk) if CLK='0' then CLK <= '1' after PulsWeite, '0' after 2*PulsWeite; -- waveform end if; end process ClockGen1; 1 0 Aktivierung ns

8 Beispiel: Clock-Generator (2) signal CLK: bit:='0'; constant PulsWeite:time:=20 ns; -- physical type ClockGen2a: process CLK <= '1' after PulsWeite, '0' after 2*PulsWeite; wait until CLK='0'; -- d.h. warten bis sich -- CLK auf '0' ändert end process ClockGen2a; ClockGen2b: process CLK <= '1' after PulsWeite, '0' after 2*PulsWeite; wait for 2*PulsWeite; -- d.h. warten für -- diese Zeitspanne end process ClockGen2b; 8

9 Beispiel: Clock-Generator (3) signal CLK: bit:='0'; constant PulsWeite:time:=20 ns; -- physical type ClockGen3: process CLK <= '0'; wait for PulsWeite; CLK <= '1'; wait for PulsWeite; end process ClockGen3; ns 9

10 Beispiel: 2fach-Multiplexer (1) entity MUX2 is port(a, B, SEL: in bit; Z: out bit); end MUX2; SEL architecture behavior_1 of MUX2 is constant prop_delay: time := 2 ns; MUX2_V1: process(a, B, SEL) -- Änderungen von A, B und SEL können zu -- Wertänderungen am Ausgang Z führen! case SEL is when '0' => Z <= A after prop_delay; when '1' => Z <= B after prop_delay; end case; end process MUX2_V1; end behavior_1; A B 0 1 Z 10

11 Beispiel: 2fach-Multiplexer (2) architecture behavior_2 of MUX2 is constant prop_delay: time := 2 ns; MUX2_V2: process case SEL is when '0' => Z <= A after prop_delay; wait on SEL, A; -- Der Prozess wartet also nicht auf B, -- wenn A selektiert ist! when '1' => Z <= B after prop_delay; wait on SEL, B; -- Der Prozess wartet also nicht auf A end case; end process MUX2_V2; end behavior_2; A B 0 1 SEL Z 11

12 Beispiel: 2-Input-Multiplexer (3) entity MUX2 is port(a, B, SEL: in bit; Z: out bit); end MUX2; A B 0 1 SEL Z architecture behavior_3 of MUX2 is constant prop_delay: time := 2 ns; Z <= A after prop_delay when SEL='0' else B after prop_delay; end behavior_3; 12

13 Datenfluß-Modell des 2x4-Dekoders entity DEK2X4 is port (A, B, EN: in bit; D: out bit_vector(0 to 3)); end DEK2X4; architecture DATENFLUSS of DEK2X4 is signal AQ, BQ: bit; -- 6 nebenläufige Signal-Zuweisungen -- Reihenfolge der Anweisungen ist ohne Bedeutung D(3) <= not(a and B and EN); -- (1) D(0) <= not(aq and BQ and EN); -- (2) BQ <= not B; -- (3) D(2) <= not(a and BQ and EN); -- (4) AQ <= not A; -- (5) D(1) <= not(aq and B and EN); -- (6) end DATENFLUSS; 13

14 Datenfluß-Modell des 2x4-Dekoders entity DEK2X4 is port (A, B, EN: in bit; D: out bit_vector(0 to 3)); end DEK2X4; architecture DATENFLUSS of DEK2X4 is signal AQ, BQ: bit; -- 6 nebenläufige Signal-Zuweisungen -- Wertänderung (Event) am Eingang B angenommen D(3) <= not(a and B and EN); -- (1) D(0) <= not(aq and BQ and EN); -- (2) BQ <= not B; -- (3) D(2) <= not(a and BQ and EN); -- (4) AQ <= not A; -- (5) D(1) <= not(aq and B and EN); -- (6) end DATENFLUSS; 14

15 Datenfluß-Modell des 2x4-Dekoders entity DEK2X4 is port (A, B, EN: in bit; D: out bit_vector(0 to 3)); end DEK2X4; architecture DATENFLUSS of DEK2X4 is signal AQ, BQ: bit; -- 6 nebenläufige Signal-Zuweisungen -- Events an den Signalen D(3), BQ, D(1) D(3) <= not(a and B and EN); -- (1) D(0) <= not(aq and BQ and EN); -- (2) BQ <= not B; -- (3) D(2) <= not(a and BQ and EN); -- (4) AQ <= not A; -- (5) D(1) <= not(aq and B and EN); -- (6) end DATENFLUSS; 15

16 Simulationsablauf beim 2x4-Dekoder Zeitpunkt Events Aktionen T Eingang B Triggern der Anweisungen (1), (3) und (6), Auswerten deren rechter Seiten, Einplanen der Wertzuweisungen an die Signale D(3), BQ, D(1) T 1 >T D(3),BQ,D(1) Wertzuweisung an die Signale D(3), BQ, D(1), Triggern der Anweisungen (2) und (4), Auswerten deren rechter Seiten, Einplanen der Wertzuweisungen an die Signale D(0), D(2) T 2 >T 1 D(0), D(2) Wertzuweisung an D(0), D(2) 16

17 Schaltungsanalyse: Simulation & Verifikation Schaltungsentwürfe müssen geprüft (validiert) werden, um möglichst alle Entwurfsfehler zu beseitigen, bevor mit der teuren Produktion der Schaltung begonnen wird. Schaltungssimulation bedeutet, daß für einen Satz von Eingangssignalen (Stimuli) über ein Zeitintervall bestimmte Schaltungseigenschaften bestimmt werden und mit den erwarteten Werten verglichen werden. Schaltungsverifikation ist eine formale Methode, um zwei Schaltungsmodelle auf ihre Konsistenz (Funktionsgleichheit) zu untersuchen oder sie bezüglich bestimmter Eigenschaften (z.b. Verklemmungen) zu überprüfen. 17

18 Ereignisgesteuerte Simulation Damit auch sehr große Schaltungen simuliert werden können, müssen Simulatoren sehr effizient arbeiten. Für digitale Schaltungen wird dies durch ereignisgesteuerte Simulation (event-driven simulation) erreicht. Sie beruht darauf, daß (im Gegensatz zur analogen Simulation) eine Schaltungskomponente nur dann ausgewertet wird, wenn eine Signalwertänderung an einem (oder auch mehreren) ihrer Eingänge auftritt. Wie wird nun ein VHDL-Programm interpretiert, so daß die Ergebnisse der Simulation möglichst genau mit den Signalverläufen des Hardware-Bausteins übereinstimmen? 18

19 Transaktionen & Events Der Begriff Simulationszeit bezieht sich auf die Zeit, mit welcher der modellierte Hardware-Baustein arbeitet. Bei der Simulation wird diese Zeit in Form von Zeitwerten mitgeführt. Diese unterscheidet sich von der Ausführungszeit des VHDL- Modells auf dem Simulationsrechner. Durch eine Signalzuweisung wird eine Transaktion zur späteren Ausführung eingeplant (scheduled transaction). Eine Transaktion ist ein Wertepaar (Neuer_Signalwert, Simulationszeit). Wenn zur Simulationszeit der Transaktion der neue Signalwert vom bisherigen verschieden ist, spricht man vom Auftreten eines Events (Wertänderung). Prozesse reagieren auf Events, nicht auf Transaktionen! 19

20 Signal-Treiber Ein Treiber (driver) ist eine Datenquelle für ein Signal, die Werte für zukünftige Zuweisungen bereithält. Ein Prozess definiert einen Treiber für einen Signalnamen genau dann, wenn er mindestens eine Zuweisung für das Signal enthält. Der Treiber eines Signals ist eine zeitlich aufsteigend geordnete Liste aller für dieses Signal eingeplanten Transaktionen, d.h. von Wertepaaren (Signalwert, Simulationszeit) = (W i,t i ). Jeder Treiber enthält zumindest einen Eintrag, den aktuellen Signalwert (W 0,T 0 ), anfangs den initialisierten Wert. (W 0,T 0 ), (W 1,T 1 ), (W 2,T 2 ), (W 3,T 3 ),... W 1 W 2 W 3 T 1 T 2 T 3 Grundsätzlich ist pro Signal nur ein Treiber erlaubt. Bei mehreren Treibern (z.b. Busse, Wired-OR) muß eine resolution function angegeben werden, die den resultierenden Signalwert definiert. 20

21 Simulationszyklus (1) Ereignisgesteuerte Simulation (event-driven simulation) beruht darauf, daß eine Schaltungskomponente nur dann ausgewertet wird, wenn eine Signalwertänderung an einem (oder auch mehreren) ihrer Eingänge auftritt. Dies wird mit einem Simulationszyklus realisiert: Initialisierungsphase Allen Variablen und Signalen wird ihr Initialwert zugewiesen. Die Simulationszeit wird auf 0 fs gesetzt. Alle Prozesse werden aktiviert, ihre Anweisungen ausgeführt und bei einer wait-anweisung wieder suspendiert. Es folgt Signal-Update-Phase Prozessausführungsphase 21

22 Simulationszyklus (2) Initialisierungsphase Signal-Update-Phase - Fortschalten der Simulationszeit zur nächsten Transaktion (oder zum nächsten Prozess- Timeout) - Ausführen aller für den aktuellen Zeitpunkt vorliegenden Transaktionen. Prozessausführungsphase - Prozesse, für die Signalwertänderungen (Events) vorliegen, werden wieder aufgenommen. Mögliche Folge: Neue Transaktionen zum gleichen oder einem späteren Zeitpunkt 22

23 Simulation einer Signalzuweisung Die Anweisung DATA <= X"00" after DELAY; werde zur Simulationszeit T ausgeführt. Für das Signal DATA wird eine Transaktion des hexadezimalen Wertes X"00" zur Simulationszeit T+DELAY eingeplant. Der Wert des Signals DATA wird jedoch zum Zeitpunkt T noch nicht geändert. Alle aktiven Prozesse werden fortgeführt. Erst wenn alle Prozesse suspendiert sind, wird der nächste Simulationszyklus gestartet und die Simulationszeit fortgeschaltet. Wenn die Simulationszeit T+DELAY erreicht ist, wird dem Signal DATA der eingeplante Wert X"00" zugewiesen und alle auf DATA sensitiven Prozesse gestartet. 23

24 Delta-Verzögerungen Signalverzögerungszeiten können in einer Signalzuweisung optional angegeben werden. Falls eine Verzögerungszeit nicht explizit angegeben ist, werden 0 fs angenommen. Da bei der Ausführung einer Zuweisung zunächst nur eine Transaktion für das Signal eingeplant wird, also auch bei einer Verzögerung von 0 fs keine sofortige Änderung des Signalwerts erfolgt, sieht der Prozess eine Wertänderung erst bei seiner nächsten Ausführung (dem nächsten Simulationszyklus). Auch bei einer Verzögerung von 0 fs wird ein neuer Simulationszyklus durchlaufen, die Simulationszeit bleibt aber gleich; man spricht von einer Delta-Verzögerung (infinitesimal kleiner Zeitschritt, delta delay). Das Konzept der Delta-Verzögerungen stellt die Kausalität der Anweisungen sicher, so dass bereits eine Simulation möglich ist, wenn noch keine Verzögerungszeiten bekannt sind. 24

25 Beispiel: Erzeugen (flankengesteuerter) FlipFlops library ieee; use ieee.std_logic_1164; entity ANDOR is port (A,B,C: in std_ulogic; CLK: in std_ulogic; Z: out std_ulogic); end ANDOR; A B & AND D Q architecture AAO1 of ANDOR is signal P: std_ulogic; AOprocess: process (CLK) if rising_edge(clk) then P <= A and B; Z <= P or C; end if; end process; end AAO1; P ANDOR C Qq 1 OR D Q CLK Qq Z 25

26 Beispiel: Erzeugen (flankengesteuerter) FlipFlops library ieee; use ieee.std_logic_1164; entity ANDOR is port (A,B,C: in std_ulogic; CLK: in std_ulogic; Z: out std_ulogic); end ANDOR; A B & AND architecture AAO2 of ANDOR is AOprocess: process (CLK) variable P: std_ulogic; if rising_edge(clk) then P := A and B; Z <= P or C; end if; end process; end AAO2; P ANDOR C 1 OR D Q CLK Qq Z 26

27 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; A B C 0 ns 27

28 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns A 0 B 0 C 0 28

29 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) - Nicht aktiviert! variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns 0 ns + A 0 0 B 0 0 C

30 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns 0 ns + 3 ns A B C

31 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) - Nicht aktiviert! variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns 0 ns + 3 ns 3 ns + A B C

32 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns 0 ns + 3 ns 3 ns + 7 ns A B C

33 Simulationszyklus Beispiel architecture TestArch of TestEntity is signal A, B: integer := 0; A <= 1 after 3 ns, 2 after 7 ns; TestProcess: process(a) variable C: integer := -1; B <= A; -- Signalzuweisung (eingeplant!) C := B; -- Variablenzuweisung (sofort!) end process TestProcess; end TestArch; 0 ns 0 ns + 3 ns 3 ns + 7 ns 7 ns + A B C

34 Wie wirkt das Transport-Delay auf Treiber? Modellierung der Signallaufzeit eines idealen Bauelements mit unbegrenzter Bandbreite, kürzeste Impulse werden übertragen. Signaltreiber: (W 0,T 0 ), (W 1,T 1 ), (W 2,T 2 ),..., (W i,t i ),..., (W k,t k ) Regel für das Einfügen einer neuen Transaktion (W n,t n ): Alle Transaktionen (W i,t i ) mit T n T i werden gelöscht. Die neue Transaktion (W n,t n ) wird am Ende der Liste angefügt. Einfluß hat nur die Verzögerung, nicht der Signalwert. 34

35 Beispiel: Ideale Leitung signal LineIn, LineOut: bit := '0'; LineIn <= '1' after 20 ps, '0' after 50 ps; TransmissionLine: process(linein) LineOut <= transport LineIn after 50 ps; end process TransmissionLine; LineIn LineOut ps Treiber für LineOut '1' 70 '1' 70 '0' 100 '1' 70 '0' 100 '0'

36 Beispiel: Unsymmetrische Verzögerung signal A, Z: bit := '0'; A <= '1' after 20 ps, '0' after 40 ps; AsymDelay: process(a) if A='1' then Z <= transport A after 80 ps; else - A='0' Z <= transport A after 50 ps; end if; end process AsymDelay; A Z ps ps Treiber für Z '1' 100 '0' 90 '1' 100 Kein Event! 36

37 Wie wirkt das Inertial Delay auf Treiber? Modellierung realer, d.h. speichernder (träger, englisch inertial) Bauelemente mit endlicher Übertragungsbandbreite. Inertial Delay ist die Voreinstellung. Signaltreiber: (W 0,T 0 ), (W 1,T 1 ), (W 2,T 2 ),..., (W i,t i ),..., (W k,t k ) Regel für das Einfügen einer neuen Transaktion (W n,t n ): Alle Transaktionen (W i,t i ) mit T n T i werden gelöscht. Die neue Transaktion (W n,t n ) wird am Ende der Liste angefügt. Im Intervall T 0 T i T n gilt: Eine ununterbrochene Folge von Transaktionen (W i,t i ),..., (W n,t n ) mit W i = W n bleibt erhalten, alle anderen Transaktionen werden gelöscht. Verzögerung und Signalwert beeinflussen das Verhalten. 37

38 Beispiel: Inverter mit Verzögerung signal A: bit := '0'; signal Y: bit := '1'; A <= '1' after 1 ns, '0' after 6 ns, '1' after 8 ns; INV: process(a) Y <= not A after 3 ns; -- inertial voreingestellt end process INV; A ns ns 38

39 Beispiel: Inverter mit Verzögerung signal A: bit := '0'; signal Y: bit := '1'; A <= '1' after 1 ns, '0' after 6 ns, '1' after 8 ns; INV: process(a) Y <= not A after 3 ns; -- inertial voreingestellt end process INV; A Y ns ns Treiber für Y '0' 4 '0' 4 '1' 9 '1' 9 '0' 11 Kein Event! '0' 11 39

40 Beispiel: 2-Input-UND-Gatter library IEEE; use IEEE.std_logic_1164.all; entity And2 is port(a, B: in std_logic; Y: out std_logic); end And2; architecture And2_with_delay of And2 is signal AndOut: std_logic; And2_gate: process(a, B) - idealisiertes UND-Gatter AndOut <= A and B; end process And2_gate; And2_delay: process(andout) - inertial delay ist voreingestellt if AndOut='1' then Y <= '1' after 1.5 ns; elseif AndOut='0' then Y <= '0' after 1.2 ns; delay else Y <= 'X' after 0.5 ns; end if; end process And2_delay; end And2_with_delay; 40

41 Beispiel: 2-Input-UND-Gatter Signalverläufe A B ns 41

42 Beispiel: 2-Input-UND-Gatter Signalverläufe A 1 0 B 1 0 AndOut 1 0 uninit. 1 ns 1 ns Y 1 0 uninitialized ns '0' 2,2 '0' 2,2 '1' 7,5 '1' 7,5 Treiber für Y '1' 3,5 '1' 3,5 '0' 4,2 '0' 4,2 42

43 Zustandsautomaten Zustandsautomaten 43

44 (Endliche) Zustandsautomaten Englisch "finite state machine" oder abgekürzt FSM Systematische Grundlage für die Beschreibung und den Entwurf digitaler Systeme Erleichtern die Realisierung zyklischer Funktionsabläufe Steuern von Logikschaltungen Synchronisation mehrerer Teilsysteme Zustandsautomaten sind synchrone Schaltwerke, d.h. alle Funktionen sind an ein periodisches Taktsignal gebunden Zustandsautomaten sind sequentiell arbeitende Logikschaltungen, die gesteuert durch ein periodisches Taktsignal eine Folge von Zuständen durchlaufen. Grundstrukturen, Automatentypen, Automatenvarianten Moore-Automat Mealy-Automat 44

45 Zustandsautomaten (Moore-Typ) Die Ausgangssignale des Moore-Automaten sind nur eine Funktion des aktuellen Automatenzustands, nicht der Eingangssignale. E Eingangssignale A Ausgangssignale Z Automatenzustände Z + Folgezustände Übergangsschaltnetz Zustands- Ausgangsschaltnetz A E Z + speicher Z enable clock reset 45

46 Zustandsautomaten (Mealy-Typ) Die Ausgangssignale des Mealy-Automaten sind eine Funktion des aktuellen Automatenzustands und der Eingangssignale. E Eingangssignale A Ausgangssignale Z Automatenzustände Z + Folgezustände Übergangsschaltnetz Zustands- E Z + speicher Z Ausgangs- A schaltnetz enable clock reset 46

47 Zustandsautomaten (Eigenschaften) Synchrones Schaltwerk mit drei Funktionsblöcken: Zustandsspeicher N synchron getaktete Flipflops 2 N Zustände können binär codiert werden Jede (positive) Flanke des clock-signals bewirkt, daß die Folgezustände Z + als aktuelle Zustände Z für eine Taktperiode gespeichert werden Das enable-signal gibt das Fortschalten von einem Zustand zum nächsten frei Das reset-signal dient der Initialisierung des Zustandsspeichers mit einem vorgegebenen Bitmuster Übergangsschaltnetz Kombinatorische Logik Ausgangsschaltnetz Kombinatorische Logik 47

48 FSM-Beispiel Impulsfolgeerkennung (1a) Erkennen dreier aufeinander folgender 2-Bit-Muster (01, 11, 10) an den zwei Eingängen Erfolgreiche Erkennung mit dem Ausgangssignal 1 anzeigen Der 1-Pegel des Ausgangssignals soll eine Taktperiode anliegen Zustandsdiagramm (Moore): Reset X0 11 Z0 0 X0 01 Z X0 11 Z Z2 0 48

49 FSM-Beispiel Impulsfolgeerkennung (1b) entity FSM_Moore is port(clock, Reset, Enable: in bit; E: in bit_vector(1 downto 0); A: out bit); end FSM_Moore; architecture Sequenz of FSM_Moore is type Zustaende is (Z0, Z1, Z2, Z3); -- Aufzaehlungstyp signal Zustand, Fz: Zustaende; Zsp: process(clock, Reset) if Reset='1' then Zustand <= Z0 after 20 ns; elseif Clock='1' and Clock'event then if Enable='1' then Zustand <= Fz after 20 ns; end if; end if; end process Zsp;... 49

50 FSM-Beispiel Impulsfolgeerkennung (1c) UeSn: process(e, Zustand) case Zustand is when Z0 => if E="01" then Fz <= Z1 after 20 ns; else Fz <= Z0 after 20 ns; end if; when Z1 => if E="11" then Fz <= Z2 after 20 ns; elseif E="01" then Fz <= Z1 after 20 ns; else Fz <= Z0 after 20 ns; end if; when Z2 => if E="10" then Fz <= Z3 after 20 ns; elseif E="01" then Fz <= Z1 after 20 ns; else Fz <= Z0 after 20 ns; end if; when Z3 => if E="01" then Fz <= Z1 after 20 ns; else Fz <= Z0 after 20 ns; end case; end process UeSn; end if; 50

51 FSM-Beispiel Impulsfolgeerkennung (1d)... AusSn: process(zustand) case Zustand is when Z3 => A <= '1' after 20 ns; when others => A <= '0' after 20 ns; end case; end process AusSn; end Sequenz; 51

52 FSM-Beispiel Impulsfolgeerkennung (2a) Erkennen dreier aufeinander folgender 2-Bit-Muster (01, 11, 10) an den zwei Eingängen Anzeigen mit dem Ausgangssignal 1 Der 1-Pegel des Ausgangssignals soll eine Taktperiode anliegen Zustandsdiagramm (Mealy): Reset X0/0 11/0 Z0 X0/0 01/0 01/0 Z1 00/0 11/0 10/1 01/0 11/0 Z2 52

53 FSM-Beispiel Impulsfolgeerkennung (2b) entity FSM_Mealy is port(clock, Reset, Enable: in bit; E: in bit_vector(1 downto 0); A: out bit); end FSM_Mealy; architecture Sequenz of FSM_Mealy is type Zustaende is (Z0, Z1, Z2); -- Aufzaehlungstyp signal Zustand, Fz: Zustaende; Zsp: process(clock, Reset) if Reset='1' then Zustand <= Z0 after 20 ns; elseif Clock='1' and Clock'event then if Enable='1' then Zustand <= Fz after 20 ns; end if; end if; end process Zsp;

54 FSM-Beispiel Impulsfolgeerkennung (2c) UeSn: process(e, Zustand) Fz <= Z0 after 20 ns; case Zustand is when Z0 => if E="01" then Fz <= Z1 after 20 ns; end if; when Z1 => if E="11" then Fz <= Z2 after 20 ns; elseif E="01" then Fz <= Z1 after 20 ns; end if; when Z2 => if E="01" then Fz <= Z1 after 20 ns; end if; end case; end process UeSn; AusSn: process(e, Zustand) A <= '0' after 20 ns; if (Zustand=Z2 and E="10") then A <= '1' after 20 ns; end if; end process AusSn; end Sequenz; 54