Regeln für die Erstellung von VHDL-AMS-Modellen

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1 I Rolf Drechsler (Hrsg.): Methode ud Beschreibugssprache zur Modellierug ud Verifikatio vo Schaltuge ud Systeme. Proc. GI/ITG/GMM-Workshop 24. bis 26. Februar 2003, Breme, S (Aache: Shaker Verlag). Regel für die Erstellug vo VHDL-AMS-Modelle Joachim Haase Frauhofer-Istitut Itegrierte Schaltuge/Außestelle Etwurfsautomatisierug Zeuerstr. 38, Dresde VHDL-AMS hat seit seier Defiitio als IEEE-Stadard im Jahr 1999 zuehmed Verbreitug bei der Beschreibug digitaler, aaloger ud gemischt aalog-digitaler Systeme gefude. Ei Vorteil der Sprache besteht i de sehr mächtige Sprachkostrukte zur Beschreibug utzereigeer Modelle. Die damit verbudee Freiheite bei der Modellerstellug köe aber auch dazu führe, dass sytaktisch richtige Simulatiosprobleme formuliert werde, für die keie Lösug existiert. Gesichtspukte, die bei der Modellierug aaloger Teilsysteme mit VHDL-AMS eie Rolle spiele, werde im folgede Beitrag diskutiert. Darauf aufbaued werde Regel für die Modellierug abgeleitet. 1. Eileitug Die Defiitio der Hardwarebeschreibugssprache VHDL-AMS liegt seit 1999 als IEEE Stadard vor [1]. Der Teil VHDL i der iformelle Bezeichug VHDL-AMS steht dabei für VHSIC (Very High-Speed Itegrated Circuits) Hardware Descriptio Laguage. AMS ist eie Abkürzug für Aalog ad Mixed-Sigal. VHDL-AMS ist eie Sprache zur Beschreibug ud Simulatio aaloger, digitaler ud gemischt aalog-digitaler Systeme [2]. Der Sprachstadard erweitert das digitale VHDL um Sprachkostrukte zur Modellierug aaloge ud gemischt aalog-digitale Verhaltes. Alle Prizipie des digitale VHDL bleibe erhalte. VHDL-AMS ist eie Obermege des digitale VHDL (siehe Bild 1). VHDL-AMS (VHDL ) VHDL Bild 1: VHDL-AMS als Obermege vo VHDL Seit der Stadardisierug im Jahr 1999 erfreut sich VHDL-AMS zuehmeder Beliebtheit. Eie Reihe kommerzieller Programme uterstützt die Simulatio vo VHDL-AMS- Beschreibuge (z. B. ADVace MS vo Metor Graphics, VeriasHDL vo Syopsis, Smash vo Dolpi). Teilweise werde auch abgerüstete oder kostelose Versioe vo VHDL- AMS-Simulatore zur Verfügug gestellt, die sich für Lehr- ud Lerzwecke eige (z. B. SystemVisio vo Metor Graphics, hamster vo ANSOFT). Auch die Verfügbarkeit erster Lehrbücher spricht für eie weitere Verbreitug vo VHDL-AMS [3], [4]. VHDL-AMS ist ebeso wie VHDL eie sehr mächtige Sprache. Gleiche Modellierugsprobleme köe auf uterschiedliche Weise beschriebe werde. Um die Übersichtlichkeit ud Austauschbarkeit vo (digitale) VHDL-Modelle zu erleichter, gibt es seit lägerem Bemühuge, Regel für die Implemetierug guter VHDL-Modelle aufzustelle. Diese Regel, die helfe solle, de Modellaustausch zu erleichter oder der weitere Verwedug der Modelle, z. B. für Sytheseaufgabe, Rechug zu trage [5], ziele beispielsweise auf eie übersichtliche Gestaltug vo Modelle. Daebe gibt es auch Empfehluge die darauf ausgerichtet sid, Modelle so zu schreibe, dass uter Berücksichtigug des im VHDL- Stadards beschriebee Simulatioszyklus ud der Eigeschafte spezieller Simulatore 1

2 eie effektive Simulatio gewährleistet ist (siehe z. B. [6]). Derartige Regel betreffe beispielsweise die güstige Gestaltug vo Sesitivitätsliste vo PROCESSe, die Reduzierug vo WAIT-Statemets oder die Vermeidug überflüssiger Dateioperatioe. Diese Regel verliere atürlich icht ihre Bedeutug bei der Erstellug vo VHDL-AMS- Modelle. Daebe sid aber eue Probleme zu beachte. Digitale Teilsysteme werde i VHDL mit eiem ereigisgesteuerte Simulatiosalgorithmus ausgewertet. Sigale köe ihre Werte ur zu Zeitpukte äder, die i eiem feste Zeitraster liege. Zwische diese Zeitpukte bleibe die Sigalwerte kostat. Da icht zu alle Rasterzeitpukte Sigalwechsel auftrete, ist eie Sigalauswertug ur zu Zeite potetieller Sigaläderuge erforderlich. Aders ist die Situatio bei der Beschreibug der aaloge Teilsysteme. Aus der VHDL-AMS-Beschreibug der aaloge Teilsysteme wird ei Algebrodifferetialgleichugssystem (DAE-System; Differetial Algebraic Equatio-System) aufgestellt. Dieses wird diskretisiert. Die Zeitschrittweite werde der geforderte Lösugsgeauigkeit agepasst. Probleme bei der Lösug ergebe sich aus de Eigeschafte der DAE- Lösugsalgorithme [7]. Mit der zuehmede Awedug vo VHDL-AMS ist auch das Iteresse a Regel ud Methode zur Vermeidug vo Modellierugsprobleme gewachse ud hat seie Niederschlag i eiige Veröffetlichuge zu dieser Thematik gefude [8], [9]. Die Thematik sollte aber och icht als abgeschlosse behadelt betrachtet werde. Für de Aweder ist es sicher letztlich wüscheswert, dass ihm leistugsfähige Werkzeuge zur Verfügug gestellt werde, die ihm helfe, Probleme zu vermeide ud zu fide. Bevor es aber soweit ist, sollte versucht werde durch die Beachtug eiiger Regel, Schwierigkeite zu vermeide. Hierzu solle im weitere eiige Areguge gegebe werde. Währed sich digitale Sigalwerte ur sprughaft äder köe, erfolgt die Äderug a- aloger Zeitverläufe i der Regel stetig. Modelle sollte sprughafte Veräderuge aaloger Zeitverläufe währed der Simulatio, sogeate Ustetigkeitsstelle, i der Regel vermeide oder gezielt darauf reagiere. VHDL-AMS stellt für diese Zweck das BREAK-Statemet zur Verfügug. Ei aderer Problemkreis ergibt sich aus der Möglichkeit, Simulatiosaufgabe zu formuliere, die zwar sytaktisch richtig gestellt sid, aber keie Lösug besitze. A eiem eifache Beispiel wird das verstädlich. Beispielsweise ka ma ei System beschreibe, das zwei ideale parallel geschaltete Spaugsquelle ethält, die uterschiedliche Werte besitze. Eie Lösug für ei derartiges System existiert icht. Daebe gibt es Probleme, die aus der Wechselwirkug aaloger ud digitaler Teilsysteme etstehe. Digitale Sigale köe sich ur a fest vorgegebee Rasterzeitpukte äder, aaloge Zeitverläufe auch dazwische. Das hat evetuell Kosequeze für die Modellerstellug. I eiem erste Asatz lasse sich mögliche Probleme mit VHDL-AMS-Modelle i drei Gruppe vo Ursache glieder: Ugeügede Berücksichtigug der Lösugseigeschafte vo Simulatiosaufgabe Ugeügede Berücksichtigug des VHDL-AMS-Stadards Uzureichede Berücksichtigug vo Besoderheite vorhadeer VHDL-AMS- Simulatore Im folgede wird versucht, Probleme ahad vo Beispiele trasparet zu mache ud Regel für ihre Vermeidug zu formuliere. Ausgagspukt sid dabei die Vorgabe des VHDL-AMS-Stadards, die eileited och eimal kurz zusammegefasst werde. Aufbaued auf bekate mathematische Aussage wird versucht, die Regel abzuleite. 2. Simulatiosaufgabe 2.1 Formulierug des Simulatiosproblems Aaloger ud digitaler Teil eier VHDL-AMS-Beschreibug werde getret ausgewertet. Währed der Auswertug des Aalogteils werde vom Simulator digitale Sigale als kostat 2

3 agesehe. Etspreched werde währed der Auswertug des Digitalteils aaloge Verläufe als kostat betrachtet. Attribute uterstütze de Zugriff auf Größe der jeweils adere Beschreibugsebee (siehe Bild 2). Lösugseigeschafte des aaloge Teils köe bei dieser Betrachtugsweise weitgehed getret vom digitale Teil betrachtet werde. Lese digitaler Sigale RAMP, SLEW Digitaler Teil Aaloger Teil Lese aaloger Verläufe ABOVE Bild 2: Attribute zur Uterstützug des Werteaustausches zwische dem digitale ud aaloge Teil eier VHDL-AMS-Beschreibug Als Laguage Referece Maual (LRM) diet der IEEE Stadard [1]. Die Beschreibug des aaloge Verhaltes erfolgt mit charakteristische Ausdrücke (characteristic expressios). Diese ergebe sich aus Forderuge aufgrud der Struktur (structural set) ud der Modellgleichuge (explicit set) sowie zusätzliche Bediguge (augmetatio set). Der aaloge Lösugsalgorithmus bestimmt die Werte aaloger Verläufe (quatities) so, dass a jedem aaloge Lösugspukt die charakteristische Ausdrücke (Werte ahe) Null ergebe (LRM 12.1, ). I alle Phase der Simulatio müsse die Beziehuge, die aufgrud der Modellstruktur aufgestellt werde (structural set), erfüllt sei. Bei der Zusammeschaltug a koservative Klemme etspreche diese Gleichuge de Kirchhoffsche Gesetze (LRM , ). Die aaloge Verläufe a Kote, a dee ichtkoservative Klemme miteiader verbude werde, müsse gleich sei. Nichtkoservative Klemme sid z. B. Sigalflussklemme regelugstechischer Blöcke. Die Beschreibug der zwische Fluss- ud Differezgröße vo Zweige, zusätzliche Größe zur Beschreibug des aaloge Verhaltes (free quatities) ud Ei- ud Ausgagsverläufe ichtkoservativer Klemme bestehede Beziehuge erfolgt mit sogeate simultaeous statemets. Bei elektrische Netzwerke lasse sich so beispielsweise die Strom-Spaugs-Beziehuge vo Netzwerkzweige formuliere. Jeder charakteristische Ausdruck, der sich aus eiem simultaeous statemet ergibt, gehört zu de explizit defiierte Modellgleichuge (explicit set, LRM Abschitt 15). Als otwedige Bedigug für die (eideutige) Lösbarkeit des aaloge Modellteils wird gefordert, dass die charakteristische Azahl vo Quatities gleich der Azahl der simultaeous statemets ist (LRM ). Verwedug vo Iitialisierugsphase (t=0) Ustetigkeitsstelle (t=ts) Q1 DOT Q1 DOT = 0 Q1(ts-0) = Q1(ts+0) Q1 stetig Q2 INTEG Q2 = 0 Q2 INTEG(ts-0) = Q2 INTEG(ts+0) Q2 INTEG stetig Tabelle 1 : Stadardmäßige zusätzliche Bediguge (augmetatio set) I der Iitialisierugsphase müsse zusätzliche Bediguge erfüllt sei (quiescet state augmetatio set, LRM ). Stadardmäßig sid alle Ableituge Q DOT vo Quati- 3

4 ties Null (siehe Tabelle 1). Wird ei Itegral Q INTEG verwedet, muss Q i der Iitialisierugsphase Null sei. Diese Default-Zuweisuge köe mit BREAK Aweisuge ersetzt werde (LRM 8.14, ). Ei verzögerter Verlauf Q DELAYED(T) eier Quatity Q immt währed der Iitialisierugsphase de Wert vo Q a. Ähliche Beziehuge gelte a Ustetigkeitsstelle (LRM ). Stadardmäßig ädert sich Q icht, we Q DOT verwedet wird. Q INTEG bleibt uverädert. Aber auch diese Voreistelluge köe mit BREAK Aweisuge außer Kraft gesetzt werde. Durch die Erweiterugsmege (augmetatio set) köe somit Zusatzbedigug für die Afagswertberechug vom Aweder sehr flexibel formuliert werde. Im Ergebis führt die Aufstellug der charakteristische Ausdrücke (mit uwesetliche Eischräkuge die Verwedug vo INTEG ud DELAYED betreffed) für die Simulatio im Zeitbereich auf ei DAE-System F ( x, ~ x ', t) = 0 mit x :[0, T ] R ud + q + 1 F : R R (1) Dieses DAE-System ergibt sich aus de Kirchhoffsche Gesetze ud de Modellgleichuge (structural set ud explicit set). q ist dabei die Azahl der aaloge Verläufe (quatities), auf die das Attribut DOT (oder INTEG) agewedet werde. I ~ x sid die zugehörige Kompoete vo x zusammegefasst. I der Iitalisierugsphase (t=0) ud a Ustetigkeitsstelle (t=ts) sid och zusätzliche Beziehuge (augmetatio set) ~ '(0)) + q q B ( x(0), x = 0 mit B : R R (2.1) bzw. B ( x( ts), ~ x '( ts)) = 0 (2.2) zu erfülle. Aus der Auswertug dieser Gleichugssysteme sid die Differezgröße zwische jedem Kote ud dem zugehörige Bezugskote, die Differez- ud Flußgröße vo Zweige ud die sogeate free quatities zu bestimme. Bei eiem rei elektrische Modell etspreche diese Größe die Kotespauge sowie Zweigspauge ud ströme ud die free quatities. Im weitere werde der Eifachheit halber ur diese i Bezeichuge verwedet. 2.2 Lösugseigeschafte Eiige Aussage zu de Lösugseigeschafte der durch eie VHDL-Simulator zu lösede Gleichugssysteme, dere Aufstellug im Abschitt 2.1 erläutert wurde, bei der Auswertug des Aalogteils ergebe sich aus eiem Satz über die Lösugseigeschafte liearer Gleichugssysteme [10], dem Satz über iverse Fuktioe [11] ud Aussage über die Eigeschafte kosisteter Afagswerte [12], [13]. Diese Sätze sid im Ahag zusammegestellt. Im folgede werde die Kosequeze für die Iitialisierugsphase ud die Zeitbereichssimulatio diskutiert. Im Abschitte 3 soll da versucht werde, diese Kosequeze i eie de Aweder vo Elektroiksimulatiosprogramme vertraute Sprache zu übersetze. Um de Umfag dieser Darstellug icht zu sprege, wird auf die Diskussio des Verhaltes a Ustetigkeitsstelle verzichtet. Die Überleguge für die Iitialisierugsphase köe i Prizip auf die Berechug rechtsseitiger Afagswerte a Ustetigkeitsstelle übertrage werde. 4

5 2.2.1 Iitialisierugsphase I der Iitialisierugsphase sid x(0) ud ~ x '(0) so zu bestimme, dass sie das sich aus (1) ud (2.1) ergebede ichtlieare Gleichugssystem F ( x(0), ~ x '(0),0) = 0 (3) B ( x(0), ~ x '(0)) = 0 löse. Die Beziehuge (3) lasse sich i p lieare ud +q-p ichtlieare Beziehuge tree: A ( x(0), ~ x '(0)) b(0) = 0 (4.1) f ( x(0), ~ x '(0),0) = 0 (4.2) p ( + q) mit A R, Folgeruge: p b R ud q + q p f : R R [0, T ] R. Damit ergebe sich folgede Voraussetzug für die Existez vo gültige Afagswerte i der Iitialisierugsphase ist die Widerspruchsfreiheit der Beziehuge vo (3). Notwedige Bedigug für die Existez eier Lösug ist bei Darstellug vo (3) i der Form (4.1) ud (4.2) aufgrud der Lösugseigeschafte liearer Gleichugssysteme (siehe Ahag) Rag(A) = Rag(A b(0)) (5). Notwedige Bedigug für die Eideutigkeit vo Afagswerte (i eier Umgebug der Lösug vo (3)) ist die Regularität der Jacobi-Matrix vo (3) am Lösugspukt F F Rag x ~ x = + q B B x ~ x Bei DAE-Systeme (1) mit höherem Idex m ergibt sich die Forderug, dass kosistete Afagswerte ebe (3) auch die erste m Ableituge des DAE-Systems erfülle müsse (siehe Ahag) Simulatio im Zeitbereich Ausgehed vo de ermittelte Afagswerte wird eie Lösug vo (1) umerisch bestimmt. Dazu wird i der Regel ei lieares Mehrschrittverfahre verwedet [7]. Nach Diskretisierug vo (1) ist ei ichtlieares Gleichugssystem zur Bestimmug der Lösugspukte zu jedem aaloge Simulatioszeitpukt zu löse. Notwedige Bedigug für die Eideutigkeit der Lösug (i eier Umgebug eies Lösugspuktes) ist die Regularität der Jacobi-Matrix. Diese Forderug sollte beispielsweise bei Awedug des implizite Euler-Verfahres erfüllt sei (6) F 1 F Rag ( + ) = (7) x h x' h ist die Schrittweite. Die Ableitug vo F ach x ergibt sich aus der Ableitug vo F ach ~ x ' ud der Ergäzug der zu etstadee Matrix durch Nullspalte für icht i ~ x berücksichtigte Kompoete vo x. Die Beziehug (1) lässt sich i p lieare ud p ichtlieare Beziehuge tree: 5

6 A ( x( t), ~ x '( t)) b( t) = 0 (8.1) f ( x(0), ~ x '(0),0) = 0 (8.2) p ( + q) mit A R, b( t) R ud für die Gültigkeit vo (7) ist da p f q p : R R [0, T ] R. Notwedige Voraussetzug Rag ( A) = p (9). 3. Regel für die Modellerstellug 3.1 Allgemeie Regel Voraussetzug für die eideutige Lösug der Simulatiosaufgabe (1) (vgl. Abschitt 2.1) ist die Möglichkeit zur eideutige Bestimmug aller Kotespauge, Zweigspauge ud ströme ud aller free quatities. Notwedige Bediguge dafür sid die Eihaltug folgeder Regel Vo jedem Kote muß es eie Weg vo Zweige zum zur etsprechede NATURE (vgl. LRM 3.5) gehörede Bezugskote gebe. Aderfalls köe die Kotespauge icht eideutig bestimmt werde. Amerkug: I eier SPICE- Beschreibug etspricht diese Forderug der midestes eimalige Verwedug des Kotes 0 i eier Netzliste. Bei eier ideale Spaugsquelle ist die Zweigspaug uabhägig vom Zweigstrom. Masche vo ideale Spaugsquelle sid zu vermeide. Amerkug: Bei Überführug der i (7) verwedete Jacobi-Matrix i eie row echelo-form ergibt sich aderfalls für die Ströme i de etsprechede Zweige eie Nullspalte. Die zugehörige Zweigströme köe icht eideutig bestimmt werde. Aalog sid Schitte aus ideale Stromquelle zu vermeide. Kirchhoffsche Gesetze dürfe icht als simultaeous statemets och eimal formuliert werde. Amerkug: (1) ergibt sich aus structural ud explicit set vo charakteristische Gleichuge. Eie Verletzug der Regel würde eie Dopplug vo Gleichuge i (1) zur Folge habe. Daraus folgt ei Ragabfall bei der i (7) verwedete Jacobi-Matrix. Die Simulatiosaufgabe ist icht mehr eideutig lösbar. 3.2 Simulatio im Zeitbereich Eie otwedige Bedigug für die eideutige Lösbarkeit der Simulatiosaufgabe ergibt sich aus (7) i Abschitt Es folgt: Die Jacobi-Matrix des i der Zeitbereichssimulatio diskretisierte Gleichugssystems darf keie Ragabfall (Rag kleier ) habe. Beispiel 3.2-1: c1 ir p ir c2 vi vr m v1 vi vr v2 vr = ( r0 + sl vi) ir Bild 3: Spaugsgesteuerter Widerstad ud Testschaltug 6

7 Betrachtet wird das i Bild 3 dargestellte resistive Netzwerk. Die Ableitug vo F ach x ist r0 Null. Die obige Regel ist für die Testschaltug für v1 = verletzt. I diesem Fall ka sl keie eideutige Lösug für die Testschaltug ermittelt werde. Ob überhaupt eie Lösug existiert, hägt vom Wert vo v2 ab. Wie leicht zu überprüfe ist, gibt es bei dem geate Wert für v1 uedliche viele Lösuge, we v2=0 ist. Asoste existiert gar keie Lösug. 3.3 Iitialisierugsphase Es ergibt sich aufgrud der Überleguge aus Abschitt die Regel Notwedige Bedigug für die Ermittlug vo Afagswerte ist die Widerspruchsfreiheit der sich aus structural set, explicit set ud augmetatio set ergebede Beziehuge der Form (3). Amerkug: Notwedig für die eideutige Lösbarkeit ist Gültigkeit vo (6) (siehe auch [9]). Beispiel 3.3-1: ai aout etity itegrator is geeric (ki : real := 1.0; ic : real := real'low); port (quatity ai : i real; quatity aout : out real); ed etity itegrator; a i da = 1 ki dt out architecture a1 of itegrator is quatity ahelp : real; begi ahelp == aout; ai == 1.0/ki*ahelp'dot; ed architecture a1; Bild 4: Itegrator ud VHDL-AMS-Modell Da stadardmäßig i der Iitialisierugsphase bei Verwedug der Architecture a1 die zeitliche Ableitug vo a out zur Zeit Null verschwidet, muß auch a i zur Zeit Null Null sei. Somit ka eie Lösug bei Verwedug dieses Modells ur ermittelt werde, we das Modell so verwedet wird, dass der Wert am aaloge Eigag ai bei der Arbeitspuktbestimmug i der Iitialisierugsphase Null ist. a out ist icht eideutig bestimmt. Bild 5: Simulatiosergebisse bei a i (0)=0 architecture a3 of itegrator is quatity ahelp : real; begi ahelp == aout; if domai = quiescet_domai use if ic /= real'low use aout == ic; else aout == 0.0; ed use; else ai == 1.0/ki*ahelp'dot; ed use; ed architecture a3; Bild 5 zeigt die Ergebisse eier Simulatio, bei der a ai mit dem aaloge Verlauf ip (Diagramm obe) ageregt wird.dieses Problem wird bei Awedug der Architecture a3 umgage. I diesem Fall ist auch uter Verwedug des Afagswertes ic die Ausgagsgröße aout eideutig bestimmt. Für eie Testschaltug, i der der Itegrator mit eier aaloge Eigagsgröße ergäzt wird, ist die Beziehug (6) stets erfüllt. 7

8 Beispiel 3.3-2: I Bild 6 ist eie Testschaltug mit ideal gekoppelte Spule dargestellt. Bei beliebiger Vorgabe der Iduktivitätsströme i1 ud i2 zum Zeitpukt Null, mit dee die Stadardbediguge (vgl. Tabelle 1) ersetzt werde, köe Afagswerte ermittelt werde. Die obe agegebee Regel ist erfüllt. E R1 i1 L1 v v i2 L2 R2 di1 di2 v1 = L1 + L1 L2 dt dt di1 di2 v2 = L1 L2 + L2 dt dt Bild 6: Gekoppelte Spule Allerdigs sid diese Afagswerte ur kosistet, we zusätzlich die Bedigug L1 R2 E(0) i 1(0) = i2(0) + erfüllt ist. Diese Problematik wird bereits i [14] i Zusammehag mit etartete Systeme diskutiert. Das Beispiel zeigt, dass die Erfüllug der L1 L2 R1 R1 Beziehuge (3) für die Kosistez vo Afagswerte otwedig, aber icht i jedem Fall hireiched ist. 3.4 Weitere Regel Weitere Regel ergebe sich aus Besoderheite des VHDL-AMS-Stadards [1]. Diese häge beispielsweise mit der Iitialisierug vo Sigale zusamme. Werde diese icht explizit bei der Deklaratio iitialisiert, wird Sigale vom Typ T der Wert T LEFT zugewiese (LRM ). Aaloge Verläufe (quatities) werde stadardmäßig mit Null iitalisiert (LRM ). Daraus resultierede Folgeruge sid z. B. i [8] diskutiert. Die Sigalaktualisierug erfolgt ur zu Ereigiszeitpukte. Zu beachte sid deshalb folgede Regel Die explizite Iitialisierug reellwertiger Sigale, die i simultaeous statemets gelese werde, ist erforderlich. Simultaeous statemets müsse auch für Werte vo aaloge Verläufe ud Sigale im Zuge des Lösugsalgorithmus ausgewertet werde köe, die letztlich keie Lösuge der Simulatiosaufgabe sid. Es ist zu beachte, dass die Aktualisierug vo Sigale ur zu Ereigiszeitpukte erfolgt (siehe dazu Beispiel 3.4-1). Beispiel 3.4-1: library ieee; use ieee.math_real.all; etity bech is ed etity bech; architecture does_ot_go of bech is sigal vs : real := 0.0; quatity vq : real; begi vq == 5.0*si(math_2_pi*1.0E3*ow); vs <= vq; ed architecture does_ot_go; 8

9 architecture goes of bech is sigal vs : real := 0.0; sigal clk : boolea; quatity vq : real; begi Bild 7: VHDL-AMS-Beschreibug ohe Sigalaktualisierug vq == 5.0*si(math_2_pi*1.0E3*ow); clk <= ot clk after 100 us; vs <= vq whe clk'evet; ed architecture goes; Bild 8: VHDL-AMS-Beschreibug mit Sigalaktualisierug zu Ereigiszeitpukte Das Beispiel demostriert, dass bei Zuweisug eier Quatity zu eiem Sigal Sigalwechsel ur zu Ereigiszeitpukte erfolge. Gibt es keie digitale Ereigisse bleibt das Sigal kostat (Bild 7). Asoste erfolgt die Zuweisug, zu de Zeitpukte, a dee sie durch ei Sigal aktiviert wird (Bild 8). 4. Zusammefassug Ausgehed vom VHDL-AMS-Stadard ud mathematische Sätze über die Lösugseigeschafte vo Gleichugssysteme ud DAE-System wurde Regel zur Formulierug vo VHDL-AMS-Modelle abgeleitet. Eie formale Prüfug dieser Regel würde durch Zugriff auf die vo VHDL-AMS-Simulatore aufgestellte Gleichugssysteme erleichtert. Dies ist bei kommerzielle Simulatore für de ormale Aweder icht möglich. So bleibt es erst eimal dem Aweder überlasse, die vorgestellte Regel bei der Modellierug zu beachte. Das hilft aber, eie Reihe vo Modellierugs- ud Simulatiosprobleme zu vermeide. Nicht diskutiert wurde i diesem Rahme Besoderheite, die sich aus de verwedete Simulatore ergebe. Ei gegewärtig och vorhadees Problem ist der uterschiedliche Grad der Abdeckug des VHDL-AMS-Stadards durch verfügbare Simulatore. Diese Uterschiede sollte isbesodere da Beachtug geschekt werde, we es um de Austausch vo Modelle zwische uterschiedliche Simulatore geht. Die Beispielrechuge erfolgte mit dem Simulator ADVace MS Versio 1.5 der Firma Metor Graphics. Literatur [1] IEEE Stadard VHDL Aalog ad Mixed-Sigal Extesios. IEEE Std Desig Automatio Stadards Committee of the IEEE Computer Society, March 18, [2] Christe, E.; Bakalar, K.: VHDL-AMS A Hardware Descriptio Laguage for Aalog ad Mixed- Sigal Applicatios. IEEE Trasactios o CAD-II 46(1999)10, [3] Hervé, Y.: VHDL-AMS Applicatio et ejeux idustriels. Paris : Duod, [4] Ashede, P. J.; Peterso, G. D.; Teegarde, D. A.: The System Desiger s Guide to VHDL-AMS. Morga Kaufma Publishers, [5] Keatig, M.; Bricaud, P.: Reuse Methodology Maual for System-o-a-Chip-Desigs. Bosto: Kluwer Academic Publishers, [6] VHDL Style Guidelies for Performace by Model Techology Product Support. Last modified: Oct 01, ( 9

10 [7] Christe, E.: Selected Topics i Mixed-Sigal Simulatio. Proc. FDL 02, September 24-27, 2002, Marseille. [8] Rua, K. G.: Iitializatio of Mixed-Sigal Systems i VHDL-AMS. Proc. BMAS 2001, October 10-12, 2001, Foutai Grove I Sata Rosa, CA. ( [9] Mades, J.; Gleser, M.: Regularizatio of hierarchical VHDL-AMS models usig bipartite graphs. Proc. DAC 2002, Jue 10-14, 2002, New Orleas, LA, ( [10] Meyberg, K. ; Vacheauer, P. : Höhere Mathematik 1. Berli-Heidelberg-New York: Spriger-Verlag, [11] Schwetlick, H.: Numerische Lösug ichtliearer Gleichuge. Berli: Deutscher Verlag der Wisseschafte, [12] Patelides, C. C. : The Cosistet Iitializatio of Differetial-Algebraic Systems. SIAM J. Sci. Stat. Comp. 9(1988)2, [13] Leimkuhler, B.; Petzold, L. R.; Gear, C. W.: Approximatio Methods for the Cosistet Iitializatio of Differetial-Algebraic Equatios. SIAM J. Numer. Aal. 28(1991)1, [14] Berg, L.: Eiführug i die Operatorerechug. Berli: Deutscher Verlag der Wisseschafte, Ahag Satz (Lösbarkeitstest für lieare Gleichugssysteme, [10, S. 260]) Sei A R m, b R m. Das ihomogee Gleichugssystem A x = b ist geau da lösbar, we gilt Rag ( A b) = Rag( A). Folgerug zum Satz über die iverse Fuktio [11, S. 52] Die Fuktio F : D R R sei i eier Umgebug vo x * it( D) differezierbar, F sei i x * stetig, F (x*) sei regulär, ud es gelte F ( x * ) = 0. Da gibt es Zahle M > 0, ξ 0 > * 0, so dass X 0: = S ( x, ξ 0 ) D gilt, ud für alle x X 0 gilt (i) F'( x) M * (ii) x x M F( x). Amerkug: Aus (ii) folgt isbesodere, dass 1 * x die eizige Nullstelle vo F i X 0 ist. 10

11 Defiitio (kosisteter Afagswertvektor, [13, S. 210]) Ei kosisteter Afagswertvektor ( x 0, x0' ) für die DAE (differetial-algebraic equatio) mit Idex m F ( x, x', t) = 0 mit x :[ t0, T ] R ud 2 +1 F : R R (C 1 -Abbildug) bei t=t 0 ist ei solcher, bei dem die DAE eie C m+1 Lösug besitzt, die durch diese Vektor verläuft. 1. Amerkug: Im allgemeie besitzt der Aweder Iformatioe über de Afagszustad i Form vo algebraische Gleichuge (A.1) B x, x ') 0. ( 0 0 = Zusätzlich zu diese awederspezifische Beziehuge muss jeder gültige Afagswert die DAE selbst erfülle: (A.2) F x, x ', t ) 0. ( = Ebeso müsse i Abhägigkeit vo der Größe des Idex die erste m Ableituge der DAE die folgede Beziehuge erfülle: (A.3) F F F DF ( x0, x0', x0 '', t0 ) = x0' + x0 '' + = 0, x x' t... (A.4) m D F ( m+ 1) x, x ', x '',..., x, t ) 0. ( = Die partielle Ableituge vo F werde a der Stelle x, ') bei t=t 0 für eie Wahl vo ( m+ 1) 0 ( 0 x0 ( x 0 '', x0''',..., x ) ermittelt. Die m+2 Beziehuge (A.1) bis (A.4) werde als Kosistezgleichuge bezeichet. 2. Amerkug: Bei VHDL-AMS-Beschreibuge ist t 0 stets 0 (LRM ). Satz (Afagswertproblem, [13, S. 211]) Es werde ageomme, das Problem (I) F ( x( t), x'( t), t) = 0 B x( t ), x'( t )) 0 ( 0 0 = m+ 1 ( 0 habe geau eie stetige Lösug x (t) ud diese sei glatt: x t) C [ t, T ] ) ud die ers- Kosistezgleichuge (A.1) bis (A.4) eie Lösug ( x 0, x0', x0'', x0''',..., x0 te beide Kompoete sid eideutig bestimmt: x = x ), x = x'( ). 0 ( t 0 0 ' t0. Da besitze die ( m+ 1) 11