Simulation der Signalintegrität von High-Speed- Signalen bei variablen Parametern der Leiterplatte

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1 Simulation der Signalintegrität von High-Speed- Signalen bei variablen Parametern der Leiterplatte Christian Saminger a, Harald Obereder a, Markus Pfaff b a FH-OÖ Forschungs & Entwicklungs GmbH, Hauptstraße 117, 4232 Hagenberg, Austria b FH-OÖ / Hagenberg / HSSE, Hauptstraße 117, 4232 Hagenberg, Austria Kurzfassung Dieses Paper beschreibt die mit HyperLynx simulierten Messungen der Signalintegrität bei unterschiedlichen Leiterplatteneigenschaften Mit dem Lagenaufbau, den Leiterbahndimensionen und den Terminierungen können parasitäre Effekte, wie Übersprechen, Reflexionen und Laufzeitunterschiede beeinflusst werden Die Ergebnisse der Simulationen geben Auskunft darüber, wie man ein Design mit High-Speed-Signalen am Besten handhabt Somit können vor der Fertigung fehlerhafte Kommunikationsstrecken aufgedeckt und verbessert werden I EINFÜHRUNG Der Trend zu hohen Datenraten stellt immer höhere Anforderungen an die physikalischen Eigenschaften einer Übertragungsstrecke Besonders hoch sind die Ansprüche in die elektromagnetische Verträglichkeit Schon beim Schaltplanentwurf und im Layout müssen Maßnahmen gesetzt werden, die stabile Verhältnisse hinsichtlich der Störfestigkeit schaffen, und elektromagnetische Emissionen und die Auswirkungen von Immissionen reduzieren Die hohen Anforderungen der High-Speed-Schnittstellen machen es notwendig schon früh im Design die Signalintegrität zu überprüfen Die Leiterbahnen auf einem Board stellen keine idealen Verbindungen dar, sondern beeinflussen das Signal während seiner Übertragung Beeinflussungen dieser Art sind Übersprechen benachbarter Leitungen, Reflexionen, parasitäre Effekte, Skin-Effekt, Leitungsverluste, Rauschen und äußere Störeinflüsse Diese Effekte sind in [5], [8], [9], [10] und [12] genauer beschrieben Bei kürzeren Anstiegszeiten bzw höheren Signalfrequenzen müssen diese Effekte im wachsendem Maße berücksichtigt werden Eine Möglichkeit, die Signalintegrität vor der Fertigstellung der Leiterplatte zu überprüfen, ist die Durchführung von PCB- Simulationen Hierfür bietet Mentor Graphics das Simulationswerkzeug HyperLynx an, mit dem Pre- und Postlayoutsimulationen durchführbar sind Abb 1 zeigt den Entwicklungsprozess einer Leiterplatte von Mentor Graphics unter Verwendung des Simulationswerkzeugs HyperLynx Dieser Prozess erstreckt sich vom Erstellen des Konzepts über den Entwurf der Schaltung bis zum Fertigstellen des Layouts Die Abbildung zeigt, dass Simulationen während der Schaltplaneingabe (DxDesigner) und während des Erstellens des Layouts (Expedition PCB) möglich sind Zur Definition der Baugruppen werden so genannte IBIS-Modelle (I/O Buffer Information Specification [4]) verwendet Diese Modelle beschreiben die analogen Verhaltenscharakteristika der Ein- und Ausgänge von ICs, die RLC-Parameter des Chipgehäuses sowie der einzelnen Pins und die Strom-Spannungskurven des Bauteils bezüglich seiner Anschlüsse Je früher man eine Schwachstelle oder Fehler im Design findet, desto kostengünstiger können diese beseitigt werden Wird ein Fehler erst beim Testen der Prototypen gefunden oder sendet gar der Kunde das serienreife Board mangels fehlender Funktionalität zurück, dann steigen die Unkosten exponentiell an Führt man im Voraus Simulationen der Leiterplatte durch, dann sinkt die Fehlerwahrscheinlichkeit der kritischen Bereiche beträchtlich Natürlich können diese Simulationen EMV-Messungen und Compliance Tests im Labor nicht vollständig ersetzen, aber sie erleichtern den Entwurf von High-Speed-Schaltungen Abb 1 Expedition-Design-Flow [1] II SIMULATIONEN MIT HYPERLYNX HyperLynx dient zum Simulieren digitaler Schaltungen und Leiterplatten auf physikalischer Ebene Dieses Werkzeug bietet virtuelle Messungen der Signalintegrität einer Schaltung Die Messungen inkludieren Augendiagramme, Anstiegszeiten und Abfallszeiten, Übersprechen, Verlustkennlinien mit Skineffekt und dielektrischen Verlusten, Darstellung elektrischer und magnetischer Feldlinien von Leitungen und EMV- Analysen Dieses Programm bildet prinzipiell ein Oszilloskop und einen Spektrumanalysator für den GHz-Bereich softwaretechnisch nach Mit HyperLynx können Analysen während des gesamten Designzyklus vorgenommen werden Dafür wurde die Eingabe in zwei Kategorien unterteilt: den Pre- und Postlayoutanalysen Wenn noch kein Layout existiert bzw der Schaltplan noch

2 im Entwurf ist, können kritische Pfade bzw High-Speed- Leitungen im Voraus eingegeben und simuliert werden (Prelayoutanalyse) Der Vorteil besteht darin, dass kritische Signale im Vorfeld betrachtbar sind Es können Takt-Topologien, maximale oder angepasste Längen von Leitungen und die Terminierung von Netzen genauer untersucht werden Bei der Postlayoutanalyse werden die Layoutdaten in das Simulationswerkzeug eingelesen und IBIS-Modelle den Bauteilen zugewiesen Die Simulation liefert Ergebnisse über Verzerrungen von Signalen durch Leiterbahnkapazitäten und -induktivitäten, Signallaufzeiten auf den Leiterbahnen, Überund Unterschwingen, Reflexionen durch falsche Leitungsabschlüsse und vieles mehr HyperLynx bietet auch EMV-Analysen zur Simulation der Strahlungsemissionen von Leiterbahnen und Bauteilgehäusen im Fernfeld (3 m, 10 m und 30 m) und eine Überprüfung, ob die Feldstärke innerhalb der zulässigen Normen (Europa: CISPR 1, USA: FCC 2, Japan: VCCI 3 ) liegen Die GHz-Option von HyperLynx dient der Untersuchung von High-Speed-Protokollen wie zum Beispiel PCI-Express Mit dieser Option können Intersymbol-Interferenzen in Multi- Gigabit-Signalen, Augendiagramme und Jitter analysiert werden III EINFLUSS DER LEITERPLATTE Die Bedeutung des Lagenaufbaus der Leiterplatte darf beim Design der Leiterplatte nicht bagatellisiert werden Beinahe alle Details der Leiterplatte beeinflussen mindestens zwei wichtige Parameter eines Leitungssegments: die charakteristische Impedanz Z 0 und die Ausbreitungsgeschwindigkeit v pd Beide Parameter bestimmen, wie Signale miteinander interagieren und sich auf der Leiterbahn verbreiten Die charakteristische Impedanz der Leitung ist ausschlaggebend für die entstehenden Reflektionen und den Spannungshub des Signals bei der Übertragung Die Ausbreitungsgeschwindigkeit gibt Auskunft darüber, wie schnell das Signal übertragen werden kann Ist die Latenzzeit auf einer Leiterbahn kurz im Vergleich zur Schaltzeit der Ausgangstreiber, dann entstehen auf der Leiterbahn annähernd keine störenden Effekte Umgekehrt jedoch, sobald also die Latenzzeit größer ist, entstehen starke Rauschemissionen auf der Übertragungsleitung Für die Simulationen in den folgenden Abschnitten wurde der Lagenaufbau aus Abb 2 verwendet [11] Er besteht aus zehn Lagen, wovon vier als Versorgungslagen genutzt werden Die sechs Signallagen sind aufgeteilt in Microstrip (TOP, BOT- TOM), Embedded Microstrip (EMS1, EMS2) und Stripline (SL1, SL2) Die beste Signalqualität wird mit den beiden Striplines erreicht, da sie von Masseflächen umschlossen sind Als Basismaterial der Leiterplatte wird FR4 4 mit einer relativen Permittivität ɛ r = 4, 3 eingesetzt Die Dimensionen der 1 Comite International Special des Perturbations Radioelectriques 2 Federal Communications Commission 3 Voluntary Control Council for Interference by Information Technology Equipment 4 Flame Resistant 4 (Epoxidharz mit Glasfasergewebe) Leiterplatte werden erst später in den Simulationen festgelegt, da sie von Simulation zu Simulation variieren Abb 2 Lagenaufbau der Leiterplatte für die Simulationen[3] Betrachtet man ein für High-Speed-Übertragungen übliches differentielles Leitungspaar, dann genügt es nicht, alleine die jeweilige Induktivität und Kapazität der Leiter zu beschreiben, sondern es muss auch die kapazitive und induktive Kopplung und somit das Übersprechen zwischen den Leitungen berücksichtigt werden Daraus ergeben sich für zwei Leiter die Matrizen C = [ ] C11 C 12 C 21 C 22 und L = [ ] L11 L 12 L 21 L 22 Bei der Betrachtung von N Leitern innerhalb eines Systems werden diese Matrizen dann entsprechend N-dimensional: C 11 C 12 C 1N C 21 C 22 C 2N C = C N1 C N2 C NN Das Matrixelement C ii ist die Eigenkapazität der Leitung i und C ij bzw C ji sind die wechselseitigen Kapazitäten zwischen den Leitungen i und j Die Summe der wechselseitigen Kapazität C ij und der Kapazität der Leitung i gegen Masse ergibt C ii Wenn wir das Beispiel des differentiellen Leitungspaares betrachten, dann ergibt sich für C 11 = C 1g + C 12 und C 22 = C 2g + C 21 C 1g ist die Kapazität der Leitung 1 bezogen auf die Masse und C 12 ist die wechselseitige Kapazität zwischen den Leitungen 1 und 2 Die Summe der beiden ergibt C 11 In Abb 3 sind die einzelnen Kapazitäten und Induktivitäten mit ihren Wechselbeziehungen eingezeichnet Betrachten wir als Beispiel das differentielle Leitungspaar aus einer HyperLynx-Simulation mit folgenden Leitungsparametern für C und L: C = [ 148, 2 26, 9 26, 9 148, 2 ] und L = [ 333, 9 60, 7 60, 7 333, 9 Da die beiden Leitungen laut Simulation identisch sind, ergeben sich für die Diagonalelemente der Matrizen idente Werte ]

3 Abb 3 Kapazitäten und Induktivitäten eines differentiellen Leitungspaares Die Matrix der charakteristischen Impedanz ergibt sich aus [ ] L 48, 267 8, 775 Z 0 = C = 8, , 267 [L] 1 H [Z 0 ] = [C] = 1 F = 1 m 2 kg s 2 A 2 1 m 2 kg 1 s 4 A 2 = werden Diese Abbildung zeigt auch die Abhängigkeiten der Impedanz von den Parametern B, D und T wobei die Variable T die Leiterbahndicke beschreibt, die jedoch keine große Änderung an der charakteristischen Impedanz bewirkt, da die Dicke in Bezug auf die Breite vernachlässigbar ist Der Leiterbahnabstand D muss nach den Möglichkeiten des Fertigungsprozesses so klein wie möglich gewählt werden und lässt somit kaum Anpassungen zu Eine Änderung des Abstandes der Versorgungslagen B sollte zur Anpassung der Parameter einer einzelnen Leitung nicht vorgenommen werden, da damit das Verhalten der Leitungen auf allen Signallagen beeinflusst wird 1 m 2 kg s 3 A 2 = 1 Ω Z 0(11) und Z 0(22) sind die Impedanzen der einzelnen Leitungen bezogen auf Masse und Z 0(12) bzw Z 0(21) sind die in Wechselbeziehung stehenden Impedanzen der beiden Leitungen Aus der oben angeführten Formel lässt sich erkennen, dass die charakteristische Impedanz nicht von der Leitungslänge abhängig ist, und somit bei der Anpassung der Terminierung keine Längen berücksichtigt werden müssen Eine wichtige Methode zur Vermeidung von Reflektionen auf einer Leitung ist die Terminierung Es gibt die unterschiedliche Arten von Terminierungen, wobei jede ihre zweckmäßige Anwendung findet Details zu Terminierungsmethoden sind in [7], [8], [9] und [11] nachzulesen Ein wichtiger Leitungsparameter für die Terminierung von differentiellen Leitungen ist die differentielle Impedanz Z diff, welche für die unterschiedlichen Leitungsarten mit Näherungsformeln berechnet wird [11] Die differentielle Impedanz eines Leitungspaares mit dem Leiterbahnabstand D und der Dielektrikumshöhe B errechnet sich für eine Anordnung in Form einer Stripline mit ( Z diff 2 Z 0 und einer Microstrip mit ( Z diff 2 Z 0 1 0, 347 e 2,9 D B 1 0, 48 e 0,96 D B Bei Anwendung dieser Näherungsformeln ist Vorsicht geboten, da sie meist nur für Übertragungsfrequenzen bis 1 GHz brauchbare Ergebnisse bringen Für höhere Frequenzen sind genauere Berechnungsmethoden oder Simulatoren wie Hyper- Lynx zu bevorzugen Zur Anpassung des differentiellen Widerstandes sollte wenn möglich nur die Leiterbahnbreite W verändert werden Eine Variation der Leiterbahnbreite wirkt sich in der charakteristischen Impedanz Z 0 nach folgendem Zusammenhang aus: Z 0 = ( ) 60 ln ɛr ( 1, 9 B 0, 8 W + T Je größer die Leiterbahnbreite wird, desto kleiner der Widerstandswert Dieser Zusammenhang kann aus Abb 4 abgelesen ) ) ) Abb 4 Differentielle Impedanz in Abhängigkeit von B, T, W und D In Abb 5 sind zwei Graphen einer konstanten differentiellen Impedanz von 75 Ω in Abhängigkeit von Leiterbahnbreite und Leiterbahnabstand dargestellt Das obere Diagramm bezieht sich auf die Lage TOP (Microstrip) und das untere auf die Lage SL1 (Stripline) Hieraus lässt sich klar erkennen, wie stark die Anordnung der Leiterbahnen und deren Dimensionen die differentielle Impedanz beeinflusst Eine wichtige Rolle bei der Dimensionierung einer Leiterplatte mit High-Speed-Signalen spielen die ohmschen und dielektrischen Verluste Für niedrige Frequenzen können die beiden Parameter noch vernachlässigt werden, aber bei Signalen im GHz-Bereich muss man sie berücksichtigen HyperLynx bietet hierzu eine separate Darstellung der Verlustkennlinien jeder einzelnen Leiterbahn Eine Richtlinie für Leiterbahnen mit Eignung für High- Speed-Signale ist die Verwendung von Bahnen der Breite 5 < W < 10 mil Eine Leiterbahnbreite größer 10 mil ist ungünstig, da hierfür bei FR4 die dielektrischen Verluste gegenüber den ohmschen dominieren Umgekehrt dominieren die ohmschen Verluste bei W < 5 mil Das Material des Dielektrikums beeinflusst maßgeblich den dielektrischen Verlustfaktor Es wird üblicherweise das Basismaterial FR4 eingesetzt, da die Kosten für Materialien mit geringerem Verlustfaktor gegenüber FR4 immens steigen

4 single-ended Leitungspaaren summieren sich die elektrischen und magnetischen Feldlinien; bei differentiellen Paaren heben sich die magnetischen Feldlinien im Zwischenbereich auf und die elektrischen Feldlinien werden gekoppelt Je näher die beiden Leitungen beieinander liegen, desto stärker ist die Wirkung der Kopplung ausgeprägt Die Masse- und Versorgungsflächen der Leiterplatte verhindern Emissionen der Leiterbahnen und schirmen die inneren Signallagen vor Störeinstrahlung externer Quellen ab Die Beeinflussung von benachbarten Signallagen kann ebenfalls störende Effekte hervorrufen, darum sollten High-Speed-Signale auf eine von Masseflächen abgeschirmte Innenlage gelegt werden Abb 5 Impedanzkurve in Abhängigkeit von den Leiterbahndimsenionen [3] IV SIMULATION VON HIGH-SPEED-LEITUNGEN Für die folgenden Simulationen wurden verschiedene IBIS- Modelle verwendet Beispiele sind das PCI-Express TX-Model von Mentor Graphics oder das Modell des PCI-Express to PCI-Bus Translation Bridge Bausteins von Texas Instruments [2] Zum Vergleich wurden auch IBIS-Modelle einiger FPGA- Hersteller wie Altera, Lattice und Xilinx verwendet Die Übertragungsrate für PCI Express und somit für die Simulationen beträgt 2,5 Gbps (1,25 GHz) Es wurde ein Jitter von 30 % angenommen Die Schaltungen für die Simulationen setzen sich zusammen aus dem Sende- und Empfangstreiber mit den entsprechenden IBIS-Modellen, den Transmission Lines mit den Leiterbahninformationen, Vias, den DC-Blockkondensatoren und den Terminierungen In Abb 6 ist ein Schaltungsbeispiel aus HyperLynx zu sehen Abb 6 HyperLynx-Schaltungsbeispiel [3] Das Simulationswerkzeug HyperLynx stellt in vereinfachter zweidimensionaler Schnittansicht die von den Leiterbahnen ausgehenden elektrischen und magnetischen Feldlinien einer Leiterplatte dar Abb 7 zeigt vier Feldliniendarstellungen, die den Unterschied zwischen single-ended (linke Hälfte) und differentieller (rechte Hälfte) Übertragung deutlich machen Bei Abb 7 Zweidimensionale Darstellung der elektrischen und magnetischen Feldlinien von single-ended (linke Hälfte) und differentiellen (rechte Hälfte) Leitungen [3] Für die Messung der Signalintegrität werden so genannte Augendiagramme eingesetzt, welche durch Überlagerung mehrerer Symbolübergänge über die Symboldauer entstehen Abb 8 zeigt zwei übereinander liegende Augendiagramme einer differentiellen Leitung mit einer differentiellen Impedanz von 79,0 Ω Der Sender schickt Signale mit 2,5 Gbps bzw mit 1,25 GHz über die Leitung Die Messpunkte für die Aufzeichnung des Diagramm liegen Empfangsbaustein Laut Simulation ergibt sich für diese Leitung eine optimale Terminierung mit drei Widerständen: 256,7 Ω zwischen den Leitungen und jeweils 57,0 Ω gegen Masse Die drei Widerstände zusammen ergeben eine differentielle Impedanz von 79,0 Ω, was der differentiellen Impedanz der Leitung entspricht Die vertikale Augenöffnung des terminierten Signals beträgt 356,5 ps und die horizontale 687,5 mv Das darunter liegende zweite Augendiagramm wurde bei unangepasster Terminierung der Leitung aufgenommen Die differentielle Impedanz liegt in etwa um 50 Ω daneben, was sich im Augendiagramm mit einer vertikalen Augenöffnung von 316,5 ps und einer horizontalen Augenöffnung von 564,9 mv auswirkt Wie hieraus ersichtlich ist, muss die Terminierung an die Leitung angepasst werden, bzw umgekehrt die Leitung an die Terminierung, wenn eine

5 standardmäßige Terminierung wie zum Beispiel 100 Ω verwendet wird Eine nicht vernachlässigbare Störquelle auf der Leiterplatte sind Vias, also Durchkontaktierungen von einer Leiterplattenlage auf eine andere Bei der Verwendung von Vias müssen spezielle Designtechniken angewendet werden, um die Signalintegrität zu gewährleisten (siehe [10]) Wenn möglich, sollten Vias in High-Speed-Leitungen vermieden bzw die Anzahl so gering wie möglich gehalten werden Ein zusätzlicher negativer Effekt von Vias sind Stubs Sie entstehen zum Beispiel bei der Verbindung von zwei Innenlagen bei einem vollständig metallisierten Via Der Stub reicht in diesem Fall von der Innenlage bis zur Aussenlage Zur Vermeidung der Stubs kann die überstehende Metallisierung durch nachträgliches Bohren entfernt werden oder man verwendet Blind-, Burried- bzw Microvias Die Verschlechterung der Signalqualität durch Vias ist in Abb 10 zu sehen Das Augendiagramm im Vordergrund zeigt eine optimierte Verbindung, während das dahinter liegende Diagramm mit einem Via-Paar simuliert wurde und der daraus resultierende Qualitätsverlust klar ersichtlich ist Abb 8 Augendiagramm einer diff Leitung mit angepasster (im Vordergrund) und unangepasster Terminierung (im Hintergrund) [3] Ein weiterer wichtiger Parameter, der die Signalqualität stark beeinflusst, ist die Länge der Leitungen Je länger die Leitung ausgeführt ist, desto größer sind die auftretenden ohmschen und dielektrischen Verluste Abb 9 zeigt die Divergenz in der Qualität des Signals bei unterschiedlichen Leitungslängen Alle anderen Parameter sind bei beiden Simulationen identisch Bei einer Leitungslänge von 4 inch (etwa 100 mm) ergibt sich eine simulierte Augenöffnung von 356,4 ps / 747,9 mv Das geschlossener Augendiagramm wurde mit einer Leitungslänge von 40 inch (etwa 1 m) simuliert und ergibt eine Augenöffnung von 261,8 ps / 239,2 mv Hieraus ist ersichtlich, dass bei langen Verbindungen Vorsicht geboten ist Abb 10 Augendiagramme einer Übertragungsstrecke mit Vias (vorderes Augendiagramm: ohne Stubs, hinteres Diagramm: mit Stubs) [3] Abb 9 Einfluss der Leitungslänge auf die Signalqualität (hinteres Augendiagramm: 40 inch, vorderes Diagramm: 4 inch) [3] Bei seriellen Übertragungen wie zum Beispiel PCI-Express werden die Lanes parallel angeordnet, was die Gefahr des Übersprechens von Signalen erhöht Abb 11 zeigt die Augendiagramme einer Simulation von drei parallel geführten differentiellen Leitungen bei 1,25 GHz Die Leitungen für das Augendiagramm im Vordergrund wurden als Stripline verlegt und ergaben eine Augenöffnung von 328,4 ps / 449,8 mv Dagegen wurden die Leitungen für das zweite Augendiagramms auf die Top-Lage (Microstrip) gelegt Wie schon in Abb 7 zu sehen war, sind Beeinflussungen auf den äußeren Lagen größer als bei Innenlagen, die von Masseflächen umschlossen sind Das Übersprechen auf der Top-Lage verringert die Augenöffnung auf 314,5 ps / 437,8 mv Die Auswirkungen der unterschiedlichen Leitungsführung auf verschiedenen Lagen sind im Über- und Unterschwingen beider Augendiagramme noch deutlicher zu erkennen Beim Überschwingen ergab sich eine Differenz von 74,3 mv und 73,0 mv beim Unterschwin-

6 gen Eine meist einfache und effiziente Lösung zur Vermeidung des Übersprechens ist die Einhaltung eines genügend großen Abstandes zwischen den differentiellen Leitungen Abb 11 Verminderung der Signalqualität durch Übersprechen von Signalen bei Microstrip (im Hintergrund) bzw Stripline (im Vordergrund) [3] V SCHLUSSFOLGERUNGEN Die Dimensionierung der Leiterplatte spielt bei High-Speed- Signalen eine äußerst wichtige Rolle Der Lagenaufbau mit den Signal- und Versorgungslagen muss für jede Applikation gut überlegt sein Es muss darauf geachtet werden, dass sich die Eigenschaften der Lagen voneinander unterscheiden Deshalb muss für jede Lage und die darauf befindlichen High- Speed-Leiterbahnen eine Impedanzkontrolle durchgeführt werden Eine Impedanzanpassung wird am Besten durch Variation der Leiterbahnbreite vorgenommen Für die Berechnung der Impedanzen eignen sich Simulatoren wie HyperLynx, mit denen die Terminierung einer Leitung ermittelt und die Leitung simuliert und somit überprüft werden kann Eine High-Speed-Leitung sollte wenn möglich auf einer einzigen Lage geführt werden, um Vias zu vermeiden Vorsicht ist beim Routen einer Leiterbahn über unterschiedliche Versorgungslagen geboten, da sie Diskontinuitäten in der Impedanz verursachen können Für Übertragungen mit mehreren Lanes müssen differentielle Leitungen verwendet werden, deren Längenunterschied 20 mils nicht überschreiten, um den Skew so gering wie möglich zu halten Vias und Bauteile wie DC Blockkondensatoren müssen in differentiellen Leitungen exakt symmetrisch platziert werden Um das Übersprechen von parallel verlegten Leitungen (Lanes) zu vermeiden, muss der Abstand zwischen Leitungen groß gehalten werden Die Sende- und Empfangsleitungen dürfen nicht beieinander liegen, am Besten man legt sie auf unterschiedliche Lagen Bei der Verwendung von Vias und anderen Bauteilen in High-Speed-Leitungen ist besondere Vorsicht geboten, da sie die Leitungseigenschaften stark negativ beeinflussen Die Stubs von Vias müssen so kurz wie möglich gehalten werden, um Signalverzerrungen zu vermeiden Um die Signalintegrität zu verbessern, sollten Return-Vias und größere Antipads (30 bis 40 mils bei Bohrungen von 14 mils [10]) zum Einsatz kommen Die Verluste auf den Leiterbahnen können mit breiteren Leitern, niedrigerem dielektrischem Verlustfaktor des Basismaterials und Verringerung der Längen beeinflusst werden Statt teureres Basismaterial einzusetzen, können auch Techniken angewendet werden, die im Silizium der Baugruppen ausgeführt sind, um die Signalqualität zu verbessern Zwei Methoden dieser Art sind Pre-Emphasis und Equalization (siehe [5] und [6]) VI ZUSAMMENFASSUNG Simulationen auf Ebene der Leiterplatte können zwar Konformitätstests im Labor nicht ersetzen, aber sie tragen wesentlich zur Verminderung des Risikos bei der Entwicklung des Produktes bei Es können hohe Kosten gespart werden, die für aufwändige Fehlersuchen und Re-Designs vonnöten wären Früher konnte man das Layout noch unter zu Hilfenahme von konservativen Designregeln und aufwendigen Berechnungen erstellen Die Gewissheit jedoch, dass das Layout keine gröberen Fehler aufweist, erhält man erst mit der fertigen Platine Bei Leiterplatten mit Hochgeschwindigkeitssignalen müssen oftmals Kompromisse und Abwägungen getroffen werden, für dessen Entscheidung ein Simulator besser geeignet ist Die Simulationen helfen bei der Abwägung zwischen den Fertigungskosten und dem Aufwand für die Erstellung der Platine Mithilfe der Simulationen können die eingesetzten Designrichtlinien für High-Speed-Übertragungen überprüft und gegebenenfalls angepasst werden, da jede gesondert zu betrachtende Leiterbahn anderen Einflüssen ausgesetzt ist Da der Trend bei hochratigen Datentransfers zu seriellen Hochgeschwindigkeitsbussen geht, spielen Simulationswerkzeuge eine immer wichtigere Rolle REFERENCES [1] Expedition Enterprise Broschüre Mentor Graphics Corp, 2005 [2] XIO2000 PCI Express to PCI Bus Translation Bridge Data Manual Texas Instruments, November 2005 [3] HyperLynx Simulation Software V77 Mentor Graphics Corp, 2006 [4] IBIS I/O Buffer Information Specification Version 42 ANSI/EIA- 656-A, Juni 2006 [5] E Bogatin, Signal Integrity Simplified Prentice Hall PTR, 2003 [6] D Coleman, PCI Express Electrical Interconnect Design Intel Press, 2004 [7] K Ethirajan, Termination techniques for high-speed buses EDN, 1998 [8] S Hall, High-Speed Digital System Design Wiley Interscience, 2000 [9] H Johnson, High-Speed Digital Design Prentice Hall PTR, 1993 [10] D Miller, Desiging High-Speed Interconnect Circuits Intel Press, 2004 [11] M I Montrose, Printed Circuit Board Design Techniques for EMC Compliance, 2nd ed Wiley Interscience, 2000 [12] C Saminger, Untersuchung und Implementierung einer seriellen highspeed-schnittstelle zur latenzarmen Übertragung großer Datenaufkommen FH Hagenberg, 2005 Fördergeber des Forschungsprojektes im Rahmen des FH-Plus-Programmes ist die Österreichische Forschungsförderungsgesellschaft mbh (FFG)