Grundlagen der Technischen Informatik. CMOS-Gatterschaltungen. Kapitel 7.3

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Karin Berger
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1 CMOS-Gatterschaltungen Kapitel 7.3 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design

2 CMOS: Inverter-Schaltung VDD PMOS V in V out V in V out CL NMOS Der Inverter besteht aus zwei Transistoren, einem NMOS und einem PMOS Ist V in auf high NMOS-Transistor öffnet und V out wird auf gezogen PMOS-Transistor sperrt 2

3 CMOS: Inverter-Schaltung Ist V in auf low NMOS-Transistor sperrt PMOS-Transistor leitet, V out wird daher auf gezogen Strom zwischen und kann durch die Transistoren nur in der Umschaltphase fließen. Zu diesem Zeitpunkt sind beide Transistoren kurzzeitig gemeinsam leitfähig. 3

4 Inverter-Layout Das Layout stellt zwei in Serie geschaltete Inverter dar Das Polysilizium wird genutzt, um die Gates auf dem Silizium zu realisieren CMOS-Maskenlayout PMOS Out In Metall1 Das hellrosa Gebiet ist die n-wanne für die PMOS- Transistoren Polysilizium NMOS 4

Inverter-Layout Die blauen Felder sind Metalleiter, wo meist luminium oder in moderneren Verfahren Kupfer zum Einsatz kommt PMOS CMOS-Maskenlayout Die grünen Gebiete sind

5 Inverter-Layout Die blauen Felder sind Metalleiter, wo meist luminium oder in moderneren Verfahren Kupfer zum Einsatz kommt PMOS CMOS-Maskenlayout Die grünen Gebiete sind Diffusionsgebiete, und mit schwarzen Vierecken stellen diese Kontaktierungen zwischen den Source- bzw. Drain- Gebieten und den Metalleitern dar In Polysilizium NMOS Out Metall1 5

6 CMOS Das ideale Gatter Kennlinie eines idealen Signalverlaufs: V out R i = R 0 =0 Idealer Verlauf von V out in bhängigkeit von V in für Inverter: Durchlasswiderstand R ist Null, Sperrwiderstand R ist g=- V in Die Schaltgeschwindigkeit ist unendlich schnell, was durch die negative unendliche Steigung g angegeben wird, wodurch eine CMOS-Schaltung praktisch verlustfrei wäre 6

7 CMOS-Transistor - Spannungskennlinien Kennlinie eines realen Signalverlaufs: V out Realer Verlauf von V out in bhängigkeit von V in V OH f ei Schaltvorgängen entstehen Verluste, da beide Transistoren kurzzeitig gleichzeitig aktiv sind V OL V M V out =V in Schaltschwelle V OL und V OH sind Schwellwerte, die von V in erreicht werden müssen, damit ein Zustandswechsel passiert V OL V OH V in Nominale Spannungspegel 7

8 CMOS-Transistor - Verzögerungsdefinitionen Kennlinie eines realen Signalverlaufs: V in V out t phl t plh t Da reale Schaltungen eine endliche 90% Umschaltgeschwindigkeit 50% aufweisen, ergibt sich eine 10% t Signalverzögerung zwischen V in und V out t f t r Die Signalverzögerung summiert sich bei einer Serienschaltung dieser auteile und hat den entscheidenden Einfluss auf die Taktfrequenz der gesamten Schaltung Zusätzlich spielen hierbei Leitungskapazitäten eine Rolle, die die Umladevorgänge der Schaltknoten ausdehnen 50% 8

9 eispiel CMOS-Gatter CMOS-Schaltung für ein NND-Gatter 9 OUT F:PUN )x,.,x,g(x)x,.,x,xf(n21n21 FG:PDN

10 CMOS: NND-Gatter mit 4 Eingängen Vdd CMOS-Maskenlayout CMOS-Schaltung für NND-4 In 1 In 2 In 3 In 4 In 1 Out Out In 2 In 3 In 4 In1 In2 In3 In4 10

11 eispiel CMOS-Gatter CMOS-Schaltung für ein NOR-Gatter 11 OUT F:PUN )x,.,x,g(x)x,.,x,xf(n21n21 FG:PDN

12 ()eispiel CMOS-Gatter CMOS-Schaltung für komplexes Gatter In der CMOS-Technik lassen sich ebenfalls komplexere Gatter modellieren (siehe Schaltung rechts) TD C 12 Dabei muss jedoch durch entsprechende Dimensionierung der Transistorkanalbreite (W) und der Kanallänge (L) D die Geometrie der Transistoren beachtet werden, damit die geforderte Symmetrie wie beim Inverter erhalten bleibt. OU D C C OUT

13 CMOS-Gatterschaltungen Einschränkungen komplexe CMOS-Gatter: isher: Im PUN-usdruck: nur negierte Literale (PMOS-Transistoren, Öffner) Im PDN-usdruck: nur nichtnegierte Literale (NMOS- Transistoren, Schließer) Problem Schaltfunktionen besitzen Literale in sowohl negierter als auch nicht negierter Form Lösung Ein negiertes (nichtnegiertes) Literal muss im PDN (PUN) entweder als weiterer (zusätzlicher) Eingang zur Verfügung stehen oder mit einem Inverter erzeugt werden 13

14 eispiel XOR-Gatter in CMOS 14 F(,),F:PUN )()(FG:PDN

15 eispiel XOR-Gatter in CMOS 15 F(,),F:PUN )()(FG:PDN

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