CPU Speicher I/O. Abbildung 11.1: Kommunikation über Busse
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- Philipp Brahms
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1 Kapitel 11 Rechnerarchitektur 11.1 Der von-neumann-rechner Wir haben uns bisher mehr auf die logischen Bausteine konzentriert. Wir geben jetzt ein Rechnermodell an, das der physikalischen Wirklichkeit näher kommt. Ein von-neumann-rechner besteht aus folgenden Bestandteilen: Zentraleinheit (=CPU) Speicher Ein- / Ausgabeeinheiten Verbindungsleitungen (=Busse) Datenbus Adressbus CPU Speicher I/O Abbildung 11.1: Kommunikation über Busse CPU: Sie übernimmt die Ausführung der Befehle sowie die Ablaufsteuerung und besteht aus: Datenprozessor: zur Verarbeitung von Daten Rechenwerk, ALU mit mehreren Registern für Operanden Puffer-Register: memory buffer register (=MBR) zur Kommunikation mit dem Speicher Befehlsprozessor: zur Entschlüsselung und Steuerung von Befehlen Befehlsdekodierer Steuerwerk Befehlsregister (instruction register IR, enthält aktuellen Befehl) Speicheradressregister (memory address register MAR, enthält Adresse des nächsten anzusprechenden Speicherplatz) 66
2 KAPITEL 11. RECHNERARCHITEKTUR 67 Befehlszähler (program counter PC, Adresse des nächsten Befehls) Speicher zur Aufnahme von Daten und Programmen I/O-Einheiten zur Ein- und Ausgabe Busse: Verbindungsleitungen, auf denen fest formattierte Datenfolgen zwischen den Elementen transportiert werden Die Arbeitsweise der CPU SISD: single instruction, single data Grundmodell (klassisch): zu jedem Zeitpunkt wird genau eine Operation mit einem Satz von Operanden ausgeführt. SIMD: single instruction, multiple data (z.b. Vektorrechner) MISD: multiple instruction, single data MIMD: Parallelrechner Alle Speicherinhalte sind als Daten, Befehle oder Adressen brauchbar, die Verwendung richtet sich nach dem Kontext. Eine Befehlsfolge ist eine Folge von Binärzahlen in festem Format, die als Maschinencode aufgebaut ist. Zur besseren Lesbarkeit werden Mnemocodes entwickelt (Assembler). Bei arithemtischen und logischen Operationen wird grundsätzlich angenommen, daß einer der Operanden im Akkumulator steht. Das bewirkt: einstellige Operation brauchen keine Operatorangabe (Boolesche Negation, Vorzeichentest) Zweistellige Operationen benötigen nur eine Adresse. Somit würden Ein-Adress-Befehle ausreichen. Es existieren aber auch Mehr-Adress- Befehle Ablauf der Befehlsverarbeitung Interpretations- und Fetch-Phase: bringe Inhalt von PC in das memory address register (MAR) bringe Inhalt einer Adresse aus dem Speicher über das memory buffer register (MBR) in das instruction register (IR) der Befehlsdekodierer interpretiert den Befehl und erkennt, um welchen Befehlstyp es sich handelt. Wird ein Operand benötigt, wird er über das MAR und MBR zur Verfügung gestellt. er aktualisiert PC. entweder PC PC = PC + 1 oder PC Zieladresse bei Sprungbefehlen. Execution Phase: Führe den Befehl aus und initiiere nächste Fetch-Phase Bei heutigen Rechnern bestimmt die Kommunikation zwischen CPU und Speicher wesentlich die Geschwindigkeit (von-neumannscher Flaschenhals).
3 KAPITEL 11. RECHNERARCHITEKTUR Speicher verwendete Einheiten: 1 Byte = 8 bit 1 Wort = 4 Bytes 1 kb = Bytes 1 MB = Bytes 1 GB = Bytes 1 TB = Bytes Zur Speicherung werden 2 verschiedene Konzepten verwendet: ROM : Festwertspeicher nur lesen RAM : Random access memory mit wahlfreiem Zugriff auf jede Speicherzelle zum Lesen und Schreiben ROM ROM s werden häufig eingesetzt, um System-Funktionen aufzunehmen. Sie wurden weiterentwickelt als PROMS: programmable ROM. Sie können durch Anlegen von externen Spannungen programmiert ( gebrannt ) werden. EPROMS: erasable PROMS, durch UV-Belichtung ist die Programmierung wieder löschbar. EEPROM: electrically erasable PROMS RAM RAM wird in verschiedenen Techniken hergestellt: DRAM (dynamic RAM): jede Speicherstelle besteht nur aus 1 Transistor und 1 Kondensator. DRAM verliert seine Ladung, insbesondere beim Auslesen, und muß daher regelmäßig aufgefrischt werden. SRAM (static RAM): jede Speicherstelle besteht aus 1 Flip-Flop, hält seine Ladung, schneller und teurer als DRAM, Verwendung in Caches. SDRAM (synchronous DRAM): wie DRAM, mit Speicherpartitionierung, die es ermöglicht aus einem Block zu lesen und einen anderen gleichzeitig aufzufrischen. RAM-Bausteine werden üblicherweise als Hierarchie implementiert nach zunehmender Zugriffszeit und abnehmenden Kosten: Register (SRAM) Cache: enthält eine Umgebung der gerade benötigten Daten im 100 kb- bis MB-Bereich (SRAM), eventuell mehrere Cache-Ebenen Hauptspeicher: im MB- bis GB-Bereich (DRAM) Auf der letzten Hierarchiestufe folgen dann Hintergrundspeicher, deren Kapazitäten im GB- bis TB-Bereich liegen (Platte, Bänder, Kassettenautomat Disketten, CD).
4 KAPITEL 11. RECHNERARCHITEKTUR Busse Busse stellen die Datenverbindungen zwischen einzelnen Teilen des Rechners her: Datenbus, Adressbus, Speicherbus, Kontrollbusse zur Synchronisation, 1/0- Busse, evtl. können mehrere Bewegungen gleichzeitig ablaufen, seriell: jeweils nur 1 Bit, parallel: mehrere Bits in parallelen Leitungen Beispiel Bit-Register mit Input und Output-Bussen Flip-Flops Clock T D D D D Q Q Q Q Abbildung 11.2: 4-Bit-Register mit Bussen Clock auf 1 T = 0 T = 1 Bus wird in Register geladen Output-Bus disconnected Register wird in Output-Bus übertragen 11.2 Ein-/Ausgabeeinheiten In unserem Konzept kontrolliert die CPU den Speicherzugriff. Daraus ergibt sich u. U.: Die CPU ist beschäftigt, während ein I/O-Gerät Daten übertragen möchte. Langsame I/O-Geräte blockieren die schnelle CPU. Ausweg: Wir statten daher Endgeräte mit zusätzlicher Intelligenz aus. Ein Controller bedient eines oder mehrere Endegeräte. Er verfügt über einen Zwischenspeicher und über Datenleitungen zu den Endgeräten, der CPU und dem Speicher. Controller CPU E/A Speicher Puffer Abbildung 11.3: schematischer Aufbau eiens I/O-Controllers
5 KAPITEL 11. RECHNERARCHITEKTUR 70 Ablauf (zum Datenempfang) Der Controller sendet ein Interrupt -Signal an die CPU, um zu signalisieren, daß er bereit zum Empfangen von Daten ist. Die CPU inspiziert den Controller-Status und sendet ggf. ein Start-Signal. Der Controller empfängt Daten, die in seinem Puffer abgespeichert werden. Ist der Puffer voll oder die Übertragung beendet, sendet er einen weitern Interrup an die CPU. Die CPU unterbricht das laufende Programm und initiiert die Übertragung Puffer Speicher. Die CPU setzt danach ihr Programm fort. Die Controller übernehmen häufig als I/O-Prozessoren Konvertierungen (intern/extern) und Paritychecks.
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