Mikroprogrammierung Befehlssatz-Architekturen (ISA Instruction Set Architectures) Speicher-/Registeradressierung

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1 2.1 Komponenten eines Rechners (1) Leitwerk/Steuerwerk Mikroprogrammierung Befehlssatz-Architekturen (ISA Instruction Set Architectures) Speicher-/Registeradressierung Rechenwerk/ALU Ganzzahl-/Fließkomma-Rechenwerke Speicherwerk Speicherhierarchie Interne und externe Speicherorganisation Ein-/Ausgabewerk Kommunikation über Netzwerke, Busse , Folie 1

2 2.1.1 Mikroprogrammierung (1) Mikroprogramm Erstmalig erwähnt von M.V. Wilkes (frühe 1950er Jahre) Innerer von Neumann-Rechner Durchbruch Mitte 1964 (IBM System/360er Reihe) Warum Mikroprogramme? Semantische Lücke Speicher war früher kostbares Gut Flexibilität Mikroinstruktionen (Mikrobefehle) Folge von Mikroinstruktionen -> Mikroprogramm , Folie 2

3 2.1.1 Mikroprogrammierung (2) Mikroprogramm vs. Computer-Programm Begriffsverwirrung vorbeugen Programmierung eines Computers mittels Software durch Makrobefehle Hochsprachenbefehle, Assemblerbefehle, Makrobefehl Mikroprogrammierung eines Computers mittels Firmware Gesamtheit aller Mikrobefehle / Mikroprogramme einer Maschine Bestimmte Folge von Mikrobefehlen bestimmt ein Mikroprogramm , Folie 3

4 2.1.1 Mikroprogrammierung (3) Zusammenhang Makrobefehl Mikroprogramm/Mikrobefehl Makrobefehl bildet Einstieg/Einsprung in ein Mikroprogramm Auch Verzweigungen sind möglich Makrobefehl Mikroprogramm Mikrobefehl 1 Mikrobefehl 2 Mikrobefehl 3 Mikrobefehl n , Folie 4

5 2.1.1 Mikroprogrammierung (4) Frage: Wie wird nun aus einem Makroprogram eine semantisch äquivalente Folge von Mikroprogrammen? (s. Literatur/Spektrum_der_Wissenschaft 5_1983 in StudOn) , Folie 5

6 2.1.1 Mikroprogrammierung (5) Steuerwerk Dafür braucht man ein Rechenwerk und ein Steuerwerk Lade B Lade A 1 2 B A A + B A - B B - A A Addierer Lade C Wähle Addierer Wähle Eingabe C Eingabe vom Speicher Wähle Speicher Lade D D Lade E Wähle C Wähle D Wähle Speicher Wähle Ausgabe , Folie 6 E zum Speicher Ausgabe

7 2.1.1 Mikroprogrammierung (6) Ausführen der folgenden Mikroinstruktion: A B A Welche Mikroinstruktionen sind notwendig, welche Steuersignale müssen gesetzt werden? Wähle Ausgabe Wähle Speicher Wähle D Wähle C Lade E Lade D Wähle Speicher Wähle Eingabe Wähle Addierer Lade C A B-A A-B A+B Lade A Lade B Mikroinstruktionen Load A-B to C; Goto micro instruction 2 Load C to A; Goto micro instruction , Folie 7

8 2.1.1 Mikroprogrammierung (7) Was ist mit Sprüngen? S. Folie 5; Instruktion 19 Notwendig: Erweiterung des Leitwerks Adresse der Mikroinstruktion F Springe if C < 0 17 Sign bit of C +1 Addierer F , Folie 8

9 2.1.1 Mikroprogrammierung (8) Erweiterung im Detail: C < 0 sign bit C = 1 if (C < 0) then F = F else F = F + 1 ; Springe if C < 0 Vorzeichenbit von C Addierer Adresse der nächsten Mikroinstruktion F , Folie 9

10 2.1.1 Mikroprogrammierung (9) Mikroinstruktionssequenz mit Sprungbefehl Mikroinstruktionen Springe, if C < 0 Wähle Ausgabe Wähle Speicher Wähle D Wähle C Lade E Lade D Wähle Speicher Wähle Eingabe Wähle Addierer Lade C A B-A A-B A+B Lade A Lade B Load A-B to C; Goto micro instruction 2 if C < 0; Goto micro instruction 4 Load D to E; Goto micro instruction , Folie 10

11 2.1.1 Mikroprogrammierung (10) (Vertikale) Kodierung der Steuersignale Vertikal kodierte Kontrollsignale Lade Lade Lade Addierer Addierer Speichern Ausgabe Wähle Register Springe Kontrollsignale für Dekoder Dekoder Kontrollsignale für Ausführungseinheit 1 Lade B Lade A Lade C Lade D Lade E Wähle Speicher Wähle Ausgabe A + B A - B B - A A Wähle Addierer Wähle Eingabe Wähle Speicher Wähle C Wähle D Springe, if C < , Folie 11

12 2.1.1 Mikroprogrammierung (11) Kodierung der Kontrollsignale Steuersignale Springe Wähle Register Ausgabe Speichern Addierer Addierer Lade Lade Lade Mikroinstruktionen Load A-B to C; Goto micro instruction 2 Load C to A; Goto micro instruction 3 Load D to E; Goto micro instruction 4 End , Folie 12

13 2.1.1 Mikroprogrammierung (12) Grobe Architektur eines mikroprogrammierten Leitwerks (s. Literatur/Stallings Kap. 16, S in StudOn) (CAR) Leitwerkadressregister: enthält Adresse der nächsten Instruktion (CBR) nimmt Inhalt aus Mikroprogrammspeicher auf Sequenzlogik Erzeugt Lesesignale Entscheidet, wo nächste Adresse hergeholt wird , Folie 13

14 2.1.1 Mikroprogrammierung (13) Horizontale Mikroprogrammierung Horizontales Mikroprogrammwort erweitert um Sprungadresse Systembus: Bündel von Leitungen, dass alle Komponenten miteinander verbindet Interne CPU Signale: Leitungen, die direkt an die ALU gehen und Operationen auslösen Überall wo 1 steht, wird Kontrollleitung aktiviert Überall wo 0 steht, wird Kontrollleitung nicht aktiviert Indirect bit: indirekte Adressierung wird verwendet (s. später) , Folie 14

15 2.1.1 Mikroprogrammierung (14) Vertikale Mikroprogrammierung Vertikales Mikroprogrammwort mit Sprungadresse Anstatt direkter Kontrollsignale wird ein kodierter Funktionskode verwendet, über den die Mikroinstruktion mit Dekodern erzeugt wird Vorteil: Kompaktere Darstellung auf Kosten zusätzlicher Dekodierlogik , Folie 15

16 2.1.1 Mikroprogrammierung (15) Darstellung der Funktion eines mikroprogrammierten Leitwerkes , Folie 16

17 2.1.1 Mikroprogrammierung (16) Berücksichtigung Unterbrechungen von außen und indirekte Adressierung Modifizierter Instruktionszyklus Grobe Aufteilung in Zustände Holen, Ausführen, Indirekte Adressierung, Unterbrechung , Folie 17

18 2.1.1 Mikroprogrammierung (17) Modifizierter Instruktionszyklus (detailliert) Berücksichtigt indirekte Adressierung und eventuell auftretende Unterbrechungen , Folie 18

19 2.1.1 Mikroprogrammierung (18) Organisation Leitwerksspeicher Feste Folge von Mikroinstruktionen, die vorher gezeigten Ablauf zeitlich nacheinander umsetzen Aufgaben Befehl holen, Überprüfen ob indirekte Adressierung verwendet wird, Interrupt Routine vorliegt werden auch als Mikroprogramm umgesetzt Feste Mikroprogramme, die nicht verändert werden Ab AND Routine beginnt der variable Bereich Neue Mikroprogramme (neue Makrobefehle) hinzufügbar , Folie 19

20 2.1.1 Mikroprogrammierung (19) Klassisches Schema Mikroprogrammwerk nach Wilkes Wegen Platzbedarf: Folgeadresse stets mitgespeichert Makrobefehls- Register mit Mikroprogramm- Einsprungs-Adresse Mikrobefehls- Adressregister Folgeadresse Adressdekoder Takt. Kontrollsignale zum Rechenwerk Signal für bedingte Verzweigung , Folie 20

21 2.1.1 Mikroprogrammierung (20) Zusammenfassung: Vorteile Mikroprogrammierung Mikroprogrammspeicher veränderbar Führt zu hoher Flexibilität Befehls-Kompatibilität Neue Prozessorversion versteht Befehle der alten Version Andere Befehle emulieren Prozessor versteht Befehlssatz eines anderen Prozessors Mikroprogrammspeicher nicht als Festwertspeicher, sondern ladbar (Prinzip bei Update von BIOS verwendet) Gar nicht Hardware-Mikroprogrammspeicher verwenden, sondern Befehlsübersetzung mit Software (Prinzip Befehlsübersetzung) Basis für Virtuelle Maschinen , Folie 21

22 2.1.1 Mikroprogrammierung (20) Mikroprogrammierung ermöglicht übersichtlicheren Entwurf mit Mikroprogammwerk ohne Mikroprogammwerk , Folie 22

23 2.1.2 Behandlung von Unterbrechungen (Interrupts) Zusammenhang Interrupt, Befehlszyklus, indirekte Adressierung und Mikroprogramm [Stallings, Kap. 15, S ] t 1 : MAR (PC) t 2 : MBR Memory[MAR] PC (PC)+I // I = Länge der Instruktion t 3 : IR (MBR) t 1 : MAR IR(ADR) // Adresse Zeiger t 2 : MBR Memory[MAR] // Zeigerinhalt holen t 3 : IR(ADR) MBR(ADR) // Adresse Operand // eingefügt t 1 : MBR (PC) // Programmzähler retten t 2 : MAR Save_Address // Zeigerinhalt holen PC Interrupt_Routine_Address t 3 : Memory[MAR] (MBR) // alter PC-Inhalt // gerettet unter Save_Address, z.b. auf dem Stack , Folie 23

24 2.1.2 Behandlung von Unterbrechungen (Interrupts) Vorgang beim Interrupt (vereinfacht) eben Befehl gezeigt mit magischer Adresse Save_Address MAR Save_Address Was ist Save_Address? Der Stack_Pointer, zeigt auf Anfang eines speziellen Bereichs im Speicher, dem Stack , Folie 24

25 2.1.2 Behandlung von Interrupts Animation Zustand vor Eintreffen des Interrupts Adresse Arbeitsspeicher 73 Programme CPU P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 25

26 2.1.2 Behandlung von Interrupts Animation 1. Eintreffen des Interrupts 2. Aktuellen Befehlszähler auf Stack schieben 3. Befehlszähler mit Adresse Interrupt- Handler laden Interrupt-Id = 158 identisch Einstiegsadresse für ersten Befehl Interruptroutine CPU 158 Adresse 73 Arbeitsspeicher Programme P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 26

27 2.1.2 Behandlung von Interrupts Animation Befehlszähler mit der Adresse des Interrupthandlers geladen Adresse Arbeitsspeicher Programme CPU 158 P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 27

28 2.1.2 Behandlung von Interrupts Animation 4. Retten der Inhalte der CPU-Register auf dem Stack push A push B push C push D CPU Adresse Arbeitsspeicher Programme P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 28

29 2.1.2 Behandlung von Interrupts Animation 5. Interrupt abarbeiten Adresse Arbeitsspeicher Programme P Interrupt-Handler CPU A B C D PC Register xxxx xxxx Re xxxx xxxx Befehlszähler xxxx Daten xxxx xxxx Stack , Folie 29

30 2.1.2 Behandlung von Interrupts Animation 6. Am Ende der Interrupt-Routine die Inhalte der CPU-Register wiederherstellen, durch Zurückholen vom Stack in gegenüber vorher in umgekehrter Reihenfolge pop D pop C pop B pop A pop PC CPU A B C D PC Register Re Befehlszähler Arbeitsspeicher Programme P Interrupt-Handler Daten Stack , Folie 30

31 2.1.2 Behandlung von Interrupts Animation Der Zustand vor Eintreffen des Interrupts ist somit wiederhergestellt. Adresse 73 Arbeitsspeicher Programme CPU P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 31

32 2.1.2 Behandlung von Interrupts Animation 7. Befehlszähler erhöhen und Programm fortsetzen CPU Adresse Arbeitsspeicher Programme P Interrupt-Handler A B C D Register Re Daten Stack Befehlszähler PC , Folie 32

33 2.1.3 Befehlssatzarchitekturen Bisher: weitgehende feste Zuordnung der Daten in arithmetischen Befehlen zu Registern (z.b. MBR AC; oder s. ALU Folie 6 ADD A B; SUB A B; SUB B A) Zu inflexibel Mehr Flexibilität beim Datenzugriff Zugriff auf Daten von ALU (Rechenwerk) erfolgt über Register und Speicher Wie? Das muss über neue den Speicher direkt adressierende Befehle festgelegt werden Explizite oder implizite Nennung der Operanden Vier Klassen von Befehlssatz-Architekturen , Folie 33

34 2.1.3 Befehlssatzarchitekturen Vier Klassen von Befehlssatz-Architekturen , Folie 34

35 2.1.3 Befehlssatzarchitekturen Zugehörige Befehlssequenzen für Befehl C = A + B Vergleich der Anzahl Speicher-/Register-Operanden pro ALU-Befehl bei GPR-(General Purpose Register)-Architekturen , Folie 35

36 2.1.3 Befehlssatzarchitekturen Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (1) Typ Vorteile Nachteile Register- Register (0,3) Die Befehle fester Länge lassen sich einfach kodieren Einfaches Schema zur Kodeerzeugung Alle Befehle benötigen ähnlich viele Taktzyklen zu ihrer Ausführung Mehr Befehle als bei Architekturen, die einen direkten Speicherzugriff in den Befehlen ermöglichen Zusammen mit der geringeren Dichte der Befehle führt dies zu längeren Programmen , Folie 36

37 2.1.3 Befehlssatzarchitekturen Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (2) Typ Vorteile Nachteile Register- Memory (1,2) Daten sind ohne vorherigen Lade-Befehl zugreifbar Das Befehlsformat ist leicht zu kodieren und erreicht eine gute Dichte Operanden sind nicht gleichwertig, da z.b. bei einer 2-Operanden-Maschine einer der beiden Quelloperanden bei einer binären Operation überschrieben wird Die nötige Taktzahl eines Befehls variiert abhängig vom Speicherort des Operanden , Folie 37

38 2.1.3 Befehlssatzarchitekturen Vergleich der Vor- und Nachteile der verschiedenen Befehlssatzarchitekturen (3) Typ Vorteile Nachteile Memory- Memory (2,2) oder (3,3) Am kompaktesten Es werden keine Register für Zwischenergebnisse verschwendet Starke Unterschiede bzgl. der Länge der Befehle, vor allem bei Befehlen mit 3 Operanden im Vgl. zu anderen Folglich starke Unterschiede bei der Abarbeitung der Befehle -> schlecht für Pipelining (s. später Funktion Pipelining) Speicherzugriffe erzeugen einen Speicherflaschenhals Speicher-Speicher-Adressierung wird daher in der Praxis nicht eingesetzt , Folie 38

39 2.1.3 Befehlssatzarchitekturen Adressierung Register, Speicherorte aber auch Konstanten in Befehlen im Detail Man unterscheidet folgende Adressierungsmodi Register Unmittelbar (literal oder immediate) Register mit Verschiebung (displacement) , Folie 39

40 2.1.3 Befehlssatzarchitekturen Register indirekt Indiziert Direkte Adressierung , Folie 40

41 2.1.3 Befehlssatzarchitekturen Indirekt über Speicher Indirekt mit automatischer Inkrementierung/Dekrementierung Skaliert: Register-Adressierung mit Index und Verschiebung , Folie 41

42 2.1.3 Befehlssatzarchitekturen Nächster Schritt: Adressierung des Speichers? In der Regel Byte-Adressierung 8 (Byte), 16 (Halbwort), 32 (Wort), 64 (Doppelwort) Bits Reihenfolge der Byte-Ablage entscheidend 2 Richtungen Beginnend von kleiner zu hoher Speicher-Adresse mit dem niederwertigsten Ende ( least-significant ) das kleine Ende ( little endian ) Byte 0 Byte 1 Byte 2 Byte 3 Byte 4 Byte 5 Byte 6 Byte 7 Beginnend mit dem höchst-wertigsten Ende ( most-significant ) das große Ende ( big endian ) Byte 7 Byte 6 Byte 5 Byte 4 Byte 3 Byte 2 Byte 1 Byte , Folie 42

43 2.1.3 Befehlssatzarchitekturen Anordnung des Wortes im Speicher (engl: alignment) Ein Objekt (Wort, Halbwort, ) bestehend aus s Bytes abgelegt im Speicher unter Adresse A ist exakt ausgerichtet (engl.: aligned) wenn gilt: A mod s = , Folie 43

44 2.1.3 Befehlssatzarchitekturen Warum ist dieses Alignment wichtig? Nicht ausgerichtete Anordnungen verkomplizieren den Speicherzugriff Speicher häufig in Bänken organisiert Zugriff entlang den Zeilen einer Bank Nicht ausgerichtete Objekte erfordern mehrfache Speicherzugriffe Beispiel: Gegeben sei ein 16 Bit-Speicher in Big-Endian-Darstellung Erfordert drei Zugriffe entlang der Horizontalen in der Speicherbank Byte Byte A &A = 9 float; entspricht 4 Byte , Folie 44

45 2.1.3 Befehlssatzarchitekturen Beispiel: Anordnung falls exakt ausgerichtet ( aligned ) 2 Zugriffe entlang einer Zeile auf Speicherbank Byte Byte A float; &A = , Folie 45

46 2.2 Rechenwerke (1) Rechenwerk, das Herz des Prozessors der Teil, der rechnet Arithmetische Schaltkreise Addierer, Subtrahierer, Multiplizierer, Dividierer Erschöpfend behandelt in GdTI In GdRA Ergänzung zu Gleitkomma-Rechenwerken Verteilung Gleitkomma-Zahlen IEEE 754 Standard Algorithmen für Gleitkomma-Operationen , Folie 46

47 2.2.1 Verteilung Gleitkomma-Zahlen (1) Kurze Wiederholung Darstellung Gleitkomma-Zahl Anlehnung an wissenschaftliche Schreibweise: f = m 10 e m Mantisse e Exponent Im Rechner binäre Darstellung, daher Basis 2 Examples 3.14 = = = = = = = (16) 10 f m 2 e , Folie 47

48 2.2.1 Verteilung Gleitkomma-Zahlen (2) Darstellung Fließkomma-Zahlenregister (32, 64 Bit) Besonderheiten Normierung über Hidden-bit Bias-Darstellung Exponent Mantisse: Vorzeichen-Betragsdarstellung S. Tafel , Folie 48

49 2.2.1 Verteilung Gleitkomma-Zahlen (3) Darstellung Diskretisierung reeller Zahlen Diskreter Zahlenbereich Dichte der Fließkomma-Zahlen nimmt nach oben hin ab S. Tafel Über-/Unterlauf möglich , Folie 49

50 2.2.2 IEEE Standard 754 (1) Der IEEE Standard 754 beschreibt Anforderungen an Operationen mit Fließkommazahlen in den 60er und 70er Jahren Existierte keine eindeutige Darstellung für Fließkommazahlen Verschiedene herstellerspezifische Lösungen über Wortlänge Genauigkeit Rundungsalgorithmen und Behandlungen von Ausnahmen Folge: auf verschiedenen Rechnern verhielt sich die in einem Programm berechnete arithmetische Operation u.u. unterschiedlich Rechner A wie 0, auf Rechner B von 0 verschiedene Zahl Ein und dieselbe Zahl verhält sich bei Vergleichsoperation wie 0, bei Multiplikation wie von 0 verschiedene Zahl , Folie 50

51 2.2.2 IEEE Standard 754 (2) Dabei gilt: Unterschiede waren keine Fehler, sondern Merkmale der in den Rechenwerken zugrunde gelegten Interpretationen wiederverwendbare SW-Lösungen kaum möglich 1985 Einführung des IEEE Standards 754 Um genannte Probleme zu vermeiden Der Standard spezifiziert Vier Fließpunkt-Zahlenformate Genauigkeitsanforderungen Konvertierungen Vier Rundungsmodi inklusive geforderte Genauigkeiten beim Runden (s. Literatur oder Skript zu CE1) Fünf Ausnahmesituationen , Folie 51

52 2.2.2 IEEE Standard 754 (3) Spezifikation von vier Fließpunkt-Zahlenformaten Zwei Basisformate Einfache Genauigkeit (single precision) Doppelte Genauigkeit (double precision) Zwei zugehörige erweiterte Formate Erweiterte einfache Genauigkeit (extended single) Erweiterte doppelte Genauigkeit (extended double) Parameter Wortbreite Mantisse Exponent größter Exponent kleinster Exponent bias single Zahlen-Format single extended double double extended , Folie 52

53 2.2.2 IEEE Standard 754 (4) Fließkomma-Zahlendarstellungen nach IEEE , Folie 53

54 2.2.3 Fließpunkt-Arithmetik (1) Auszuführenden arithmetischen Operationen Addition/Subtraktion erfordert Schieben der Mantissen Multiplikation/Division eher einsichtig , Folie 54

55 2.2.3 Fließpunkt-Arithmetik (2) Beim Schieben der Mantissen kann Folgendes passieren Überlauf Exponent ± Unterlauf Exponent Zahl zu klein 0 Unterlauf Mantisse Runden zur kleinsten, positiven oder größten, negativen darstellbaren Zahl bzw. Runden zu 0 Überlauf Mantisse Anpassen Exponent , Folie 55

56 2.2.3 Fließpunkt-Arithmetik (3) Addition und Subtraktion 4 Schritte Überprüfen ob Mantissen identisch 0 Anpassen der Mantissen Xs bzw. Ys Mantisse kleinerer Zahl nach rechts schieben Mantisse größerer Zahl nach links schieben Was ist besser? Addieren oder Subtrahieren der Mantissen Normalisieren des Ergebnisses , Folie 56

57 2.2.3 Fließpunkt-Arithmetik (4) Ablaufdiagramm Fließkomma-Addition/-Subtraktion X ± Y Z , Folie 57

58 2.2.3 Fließpunkt-Arithmetik (4) Ablaufdiagramm Fließkomma-Multiplikation X Y Z , Folie 58

59 2.3 Speicherwerk (1) Neben Prozessor ist in einem Rechner das Speichersystem entscheidend für Leistungsfähigkeit und Kosten eines Rechners Idealvorstellung Ausreichend Kapazität Zugriffszeit kann stets mit Verarbeitungsgeschwindigkeit des Prozessors mithalten Aus wirtschaftlichen und technischen Gründen nicht realisierbar Abhilfe: mehrstufige Speicherhierarchie Jede Stufe kleiner, schneller und teurer pro Byte als nächste Stufe Inklusionsbedingung: jeder Speicher einer Hierarchiestufe enthält Ausschnitt des Speichers der nächst höheren Hierarchiestufe , Folie 59

60 2.3.1 Speicherhierarchie (1) Speicherhierarchie und Eigenschaften Speicher Zugriffszeit Kapazität Prozessorregister 1 Taktzyklus Bytes Primär-Cache (40:1 zu HS) 1-3 Taktzyklen KBytes Sekundär-Cache (10:1 zu HS) 3-6 Taktzyklen 256 KB - 4 MBytes Hauptspeicher Taktzyklen ~ GBytes Hintergrundspeicher 5-15 ms bis zu 5 TByte Archivspeicher >> 50 ms mehrere TBytes Einlagerung von Daten Vom Hauptspeicher und Register in Cache durch HW Und vom Hintergrundspeicher in Arbeitsspeicher durch SW (Betriebssystem) durchgeführt , Folie 60

61 2.3.1 Speicherhierarchie (2) Darstellung Inklusionsbedingung innerhalb der Speicherhierarchie Rechnergehäuse Prozessor Register On-chip cache 2nd u. 3rd level cache (SRAM) Halbleiter speicher Arbeitsspeicher (DRAM) Magnetplatten; optische Laufwerke z.b. Magnetbänder Primär-Cache (Prozessor-intern) Sekundär-Tertiär-Cache (früher: Prozessor-extern) , Folie 61

62 2.3.1 Speicherhierarchie (3) Anordnung der Speicher Kapazität Zugriffsgeschwindigkeit Preis / Bit , Folie 62

63 2.3.1 Speicherhierarchie (4) Charakteristika eines Speichers , Folie 63

64 2.3.2 Speicherstruktur (1) Grob-Struktur des Prozessor-Speichersystems Chipsatz (Erklärung s. später, Folie 104) , Folie 64

65 2.3.2 Speicherstruktur (2) Zugriff Prozessor zumeist auf schnelle Speicher Möglich durch Eigenschaft der zeitlichen und räumlichen Lokalität von Referenzen auf Daten und Befehle Dadurch: Speicher mit Zugriffszeit im Bereich der mittleren Cachezugriffszeit, jedoch weitaus höhere Kapazität Zugriffswahrscheinlichkeit über Zeit 0 2 n - 1 Adressraum , Folie 65

66 2.3.3 Grundlagen Cache-Techniken (1) Cache (wörtlich Depot, Versteck) Kleiner schneller Pufferspeicher zwischen Register und Hauptspeicher Funktion von Caches Überbrückung der Prozessor-Speicher-Lücke bzgl. der Leistung Cache-Aufbau wie Hauptspeicher in Blöcken organisiert Cache-Blöcke oder Cache-Zeilen (cache blocks oder cache lines) , Folie 66

67 2.3.3 Grundlagen Cache-Techniken (2) Cache-Typen und Anordnung Primär-Cache Bestandteil eines jeden Mikroprozessors Split-cache: getrennte Speicherung von Daten und Befehle Größe: 8-16 KByte (Pentium 4 Northwood / Prescott Kern) Kurze Blöcke (bis Bytes) Sekundär-Cache Unified-cache: Daten und Befehle gemeinsam Größe: 512 KByte 2 MByte (P4 Northwood / Prescott Kern) Längere Blöcke (bis zu 256 Bytes) Mittlerweile teilweise Einsatz von Tertiär-(L3)-Caches Intel Xeon SMP Prozessoren (4-64 MBytes) , Folie 67

68 2.3.3 Grundlagen Cache-Techniken (3) Zugriff Steuerwerk überprüft anhand Adresse ob Datum im Cache- Speicher vorhanden Falls Datum vorhanden (Treffer, HIT): Datum aus Cache lesen Falls Datum nicht vorhanden (Fehlzugriff, MISS): Block von Worten aus Hauptspeicher in Cache kopieren und angefordertes Datum lesen Organisation: legt zwei Dinge fest Platzierungsproblem: in welchem Cache-Block wird Hauptspeicher-Block abgelegt Identifikationsproblem: gewünschtes Datum bzw. Block im Cache wieder auffinden , Folie 68

69 2.3.3 Grundlagen Cache-Techniken (4) drei Organisationsformen gebräuchlich Direkte Abbildung (direct mapping) Voll-assoziative Abbildung (full asociative) N-fach oder Mengen-fach assoziative Abbildung: (n-way associative oder set-associative) Platzierung direkte Abbildung Jeder Adresse B eines Hauptspeicher-Blocks wird direkt ein Block m von insgesamt N Cache-Blöcken zugewiesen, z.b. über eine modulo- Operation m = B mod N Beispiel: Cache-Kapazität N = Cache Hauptspeicher , Folie 69

70 2.3.3 Grundlagen Cache-Techniken (5) Platzierung voll-assoziative Abbildung Jede Adresse eines Hauptspeicher-Blocks kann in jeden beliebigen Cache-Block abgebildet werden Cache Hauptspeicher Platzierung n-fach assoziative Abbildung Cache-Blöcke werden in s Mengen mit jeweils n Blöcken unterteilt; s = N / n Hauptspeicher-Block nach Methode direkter Abbildung in Cache- Blockmenge; innerhalb der Menge an jeden beliebigen Platz Allgemeiner Fall: für n = N voll-assoziativ und für n = 1 direkte Abbildung , Folie 70

71 2.3.3 Grundlagen Cache-Techniken (6) Menge 0 Menge 1 Menge 2 Menge Cache Abbildung Hauptspeicher-Block Cache-Block ist surjektiv Folge: zusätzlich zu den Datenwerten Kennung notwendig, die Hauptspeicher-Block eindeutig identifiziert sog. Tag-Feld Identifikationsproblem im Folgenden anhand des allgemeinen Beispiels der n-fachen Assoziierung , Folie 71 Hauptspeicher

72 2.3.3 Grundlagen Cache-Techniken (7) Tag-Feld Hauptspeicher-Adresse oder Teile davon im Cache abspeichern zur eindeutigen Identifizierung Ein Teil der Adresse ergibt sich aus der Adresse des Cache-Blockes Als Kennung oder Tag-Information wird gewöhnlich der restliche Teil der Hauptspeicher-Adresse verwendet Genau die Bits, die nicht als Index für die Identifikation des zugehörigen Cache-Blockes benutzt werden Cache-Adresse Beispiel: 32 Bit Hauptspeicher-Adresse, 64 Cache-Mengen (6 Bit Index), die jeweils 4 Byte aufnehmen Bit Tag-Feld , Folie 72 6 Bit Indexfeld 2-Bit Byte- Adresse

73 2.3.3 Grundlagen Cache-Techniken (8) Zusätzlich existiert in der Kennung noch ein Gültigkeitsbit (valid) Zeigt an, ob Eintrag überhaupt gültig ist Zugriffslogik 2-fach assoziativer Cache 24 Bit Satz 0 63 Kennung (tag) Index 6 Bit 24 Bits 2 Bit Kennung (tag) V Daten Kennung (tag) V = = 1 Treffer , Folie 73

74 2.3.3 Grundlagen Cache-Techniken (9) N-fach assoziativer Cache erfordert n Komparatoren Direkt abbildender Cache nur 1 Komparator, da Cache-Zeile eindeutig feststeht jedoch: Wirksamkeit des Cache sinkt: mehrere Adressen auf gleichen Cache-Block abbilden häufiges Umladen Bei assoziativen Caches Wahrscheinlichkeit für Konfliktsituation geringer Am besten bei voll-assoziativem Cache, aber langsam und teuer In heutigen Prozessoren: Caches vom Grad 2, 4 oder 8 Wirtschaftlicher und technischer Kompromiss , Folie 74

75 2.3.3 Grundlagen Cache-Techniken (10) Aktualisierungsstrategie (Zurückschreiben Cache-Werte) Problem: Inkonsistenz zwischen Hauptspeicher und Cache (consistency problem) Wann und wie wird Hauptspeicher aktualisiert? Zwei grundsätzliche Strategien Durchschreiben (write through) Jede Änderung wird sofort im übergeordneten Speicher aktualisiert Konsistenz stets gegeben, aber hohe Belastung Prozessor-/Speicherbus Primär-Caches arbeiten nach diesem Prinzip Zurückschreiben (write back, copy back) Aktualisierung erst bei Verdrängung Bei Ausgabeoperation oder Zugriff eines anderen Prozessors (Mehrprozessorsysteme) Modifikationsbit (dirty bit), um Rückschreiben nicht modifizierter Blöcke zu vermeiden Sekundär-Caches arbeiten nach diesem Prinzip , Folie 75

76 2.3.3 Grundlagen Cache-Techniken (11) Ersetzungsstrategie Welcher Block wird ersetzt? Verschiedene Strategien LSF: Least Frequently Used LRU: Last Recently Used FIFO: First-In First-Out Random: zufällige Auswahl Details: Modul Rechnerarchitektur im Bachelor ab 5. Semester , Folie 76

77 2.3.3 Grundlagen Cache-Techniken (12) Klassifikation von Fehlzugriffen: 3 Cs Compulsory - Der erste Zugriff auf einen Block trifft nicht den Cache, Block muss erstmals geladen werden Auch Kaltstart-Miss or First-Reference-Miss genannt (tritt in beliebig großen Caches auf) Capacity - Der Cache hat nicht genug Platz, um alle Blöcke der aktuell zu bearbeitenden Befehlsfolge zu enthalten Kapazitäts-Miss durch Entfernen und späteres Zurückladen von Blöcken (neben Compulsory einzige Quelle von Fehlzugriffen in voll assoziativen Caches) Conflict - In nicht voll-assoziativen Caches werden Blöcke aufgrund von Adresskonflikten überschrieben und ggf. später zurückgeladen Auch Kollisions-Misses or Interferenz-Misses genannt (treten in Mengen-assoziativen und direkt abbildenden Caches auf) , Folie 77

78 2.3.3 Grundlagen Cache-Techniken (13) Absolute Fehlzugriffraten durch 3Cs , Folie 78

79 2.4 Architektur Arbeitsspeicher Wiederholung Haupt- oder Arbeitsspeicher Heute fast immer in DRAM (dynamic RAM) Hingegen in Caches und z.t. in Hochleistungsrechner: SRAM (static RAM) SRAM-Chips Speicherzelle: Flip-Flop dadurch zerstörungsfreies Lesen größer als DRAM-Zelle: 6-8 Transistoren schneller: ~ Faktor 8 geringere Kapazität: ~ Faktor , Folie 79

80 2.4 Architektur Arbeitsspeicher DRAM-Chips Vorteil: sehr kompakt Nachteil: zerstörendes Lesen; Zeile vom Lese-/Schreibverstärker wieder zurückschreiben Dynamic RAM Speicherzelle: Transistor plus Kondensator Adressleitung Bitleitung , Folie 80

81 2.4 Architektur Arbeitsspeicher Arbeitsspeicher besteht aus Speichermatrizen Speichermatrix mit einer oder einigen 1-Bit-Speicherzellen an Knotenpunkten Adressierung über Zeile und Spalte im Multiplexbetrieb Über Zeilenadresse gesamte Zeile in Puffer auslesen Über Spaltenadresse Bit oder Bits adressieren Aufgrund von Leckströmen, z.b. bis 64-mal pro ms jede Zeile periodisch neu schreiben (refresh) Geschieht einfach durch Lesen der Inhalte Entweder im Block, d.h. alle Einträge auf einmal wiederauffrischen, oder Einzeln in einem festen Raster zwischen den üblichen Zugriffen , Folie 81

82 2.4 Architektur Arbeitsspeicher Schematische Darstellung 4M 1-Bit DRAM Ohne Refresh-Logik ZAR: Zeilenadressregister LSV: Lese-/Schreibverstärker WE: Write Enable SAR: Spaltenadressregister LSS: Lese-/Schreibsteuerung OE: Output Enable ZAD: Zeilenadressdekodierer RAS: Row-Adress-Select A i : Adressen , Folie 82 SAD: Spaltenadressdekodierer CAS: Column-Adress-Select D in,d out :Ein-/Ausgabebits

83 2.4 Architektur Arbeitsspeicher Beispiel: Byte-adressierbarer 16 MByte Speicher mit 32-Bit Worten aus 4M 1-Bit DRAMs Speicher-Kontroller (memory controller) sorgt für Adressinterpretation Wortadressierung und Auswahl einer oder mehrerer Byte-Blöcke Speicher-Bank (memory bank): parallel angeordnete , Folie 83 Speicherbausteine + Speicher-Kontroller

84 2.4 Architektur Arbeitsspeicher Speicherverschränkung (memory interleaving) Zykluszeit bremst Prozessor Bsp.: 1 GHz Prozessor und 20 ns Zykluszeit nur jeden 20.Takt (!) kann Prozessor auf Speicher zugreifen Lösung: Speicherverschränkung Benachbarte Worte liegen in unterschiedlichen Bänken Speicherzugriffe auf unterschiedliche Bänke können überlappen Beispiel: 4-fach verschränkter Speicher , Folie 84

85 2.4 Architektur Arbeitsspeicher Entwicklungen der letzten Zeit Latenzzeit von Speichern verringerte sich pro Jahr durch Technologie nur um etwa 10% (führte zu sog. Memory-Gap!!) , Folie 85

86 2.4 Architektur Arbeitsspeicher um Latenz weiter zu verringern, waren Architekturmaßnahmen erforderlich Nibble-, Page- oder Static Column-Modus: bei Speicherzugriff gleich mehrere Folgebits in der aktiven Zeile mit auslesen z.b. EDO-RAM EDRAM (enhanced DRAM) oder CDRAM (cached DRAM) Cache mit auf dem Speicherchip integriert SDRAM (synchrone DRAM) Werden synchron zum Prozessor-/Speicherbus betrieben Zusätzlich weitere Speichermatrizen damit Speicherverschränkung mit Burst-Modus: schnelle Übertragung von Blöcken Bei 100 MHz 10 ns für Folgezugriffe DDR (double data rate) RAM Datenübertragung bei steigender und fallender Taktflanke , Folie 86

87 2.4 Architektur Arbeitsspeicher Aufbau eines 64 MBit SDRAMs , Folie 87

88 2.4 Architektur Arbeitsspeicher Zeitverlauf bei SDRAM-Zugriffen Burst-Zugriff (Nachlesen empfohlen, Stallings, Kap ) 4 aufeinanderfolgende Adressen gleich auf einmal auslesen Latenz: 2 Taktlängen Burstlänge: , Folie 88

89 2.4 Architektur Arbeitsspeicher Heute sind DDR-(Double Data Rate)-Technologien üblich Auslesen bei steigender und fallender Taktflanke DDR-Technologien im Vergleich SDRAM 1 Bit-Zugriff vollständig synchron zum Bustakt DDR Bit-Zugriff (Prefetch) mit steigender und fallender Taktflanke werden 2 aufeinanderfolgende Adressen auf einmal gelesen DDR2-533 anstatt zwei werden gleich vier Bit ausgelesen , Folie 89

90 2.4 Architektur Arbeitsspeicher DDR-Technologien im Überblick [Quelle: Wikipedia] Chip Modul Speichertakt I/O-Takt ² Effektiver Takt ³ Übertragung srate pro Modul Übertragung srate Dual- Channel DDR-200 PC MHz 100 MHz 200 MHz 1,6 GB/s 3,2 GB/s DDR-266 PC MHz 133 MHz 266 MHz 2,1 GB/s 4,2 GB/s DDR-333 PC MHz 166 MHz 333 MHz 2,7 GB/s 5,4 GB/s DDR-400 PC MHz 200 MHz 400 MHz 3,2 GB/s 6,4 GB/s ²) Geschwindigkeit der Anbindung an den Speichercontroller von CPU oder Mainboard Chip Modul Speichertakt I/O-Takt ² Effektiver Takt ³ Übertragung srate pro Modul Übertragung srate Dual- Channel DDR2-400 PC MHz 200 MHz 400 MHz 3,2 GB/s 6,4 GB/s DDR2-533 PC MHz 266 MHz 533 MHz 4,2 GB/s 8,4 GB/s DDR2-667 PC MHz 333 MHz 667 MHz 5,3 GB/s 10,6 GB/s DDR2-800 PC MHz 400 MHz 800 MHz 6,4 GB/s 12,8 GB/s DDR PC MHz 533 MHz 1066 MHz 8,5 GB/s 17,0 GB/s , Folie 90

91 2.4 Architektur Arbeitsspeicher DDR3-xxx anstatt 4 Bit 8 Bit auslesen GDDR3 bzw. GDDR5 (Graphics Data Double Rate) Entworfen für Hochleistungsanwendungen, die hohe Bandbreiten verlangen, z.b. Anwendungen auf Grafikkarten Basieren auf DDR2 bzw. DDR3 aber mit mehr Bänken, die gleichzeitig ausgelesen werden Quelle: , Folie 91

92 2.5 Ein-/Ausgabesystem Einführung Bus Schematische Darstellung Bus in einem PC Verbindet Peripherie, Speicher, CPU miteinander Strukturelle Unterteilung Funktionale Unterteilung Wichtig Bus-Arbitrierer (nicht gezeigt), teilt Bus Komponente zu , Folie 92

93 2.5 Ein-/Ausgabesystem Einführung Bus Alternative zu Bus? Bus: im Prinzip alle an einer Leitung Netzwerk mit Punkt-zu-Punkt-Verbindungen (P2P; Point-to-Point) und Vermittlungsknoten (Routerknoten) dazwischen: Routerknoten , Folie 93

94 2.5.1 Ein-/Ausgabesystem Einführung Bus CPU-nahe oder lokale Peripheriebusse (schnelle Peripheriebusse) Früher AGP und PCI bzw. PCI-X (für Server), mittlerweile PCI-Express Standard , Folie 94

95 2.5.2 AGP AGP (Advanced Graphics Port)-Bus Für anspruchsvolle Grafiken mit hohen Datenraten (PCI-Bus zu langsam) Arbeitete grundsätzlich mit 66 MHz (266 MByte / s) und kennt zwei Betriebsmodi (AGP 2.0): AGP-1x-Karten zum Datentransfer nur steigende Signalflanken schelle AGP-2x-Geräte verwenden auch abfallende Flanke (532 MByte / s) letzte Ausbaustufe AGP-8x (2,1 GB / s ; 32 Bit à 533,33 MHz) [s. Analogie zu SDRAM DDR-RAM DDR2-RAM] AGP-Schnittstelle häufig im Chipsatz direkt integriert , Folie 95

96 2.5.3 PCI lokale Peripheriebusse PCI-Bus (Peripheral Component Interface) Von Intel als adäquates Bussystem für Pentium entwickelt Bustakt synchron zum CPU-Takt und maximal 33/66 MHz Busbreite von 32 bzw. 64 Bit, 188 Kontakte Multiplexing für Adressen und Daten Bei 32-Bit Busbreite maximale Datenübertragungsrate 44 MByte/s (lesen) bzw. 66 MByte/s (schreiben) leistungsfähiger Burst-Modus Maximale Datenübertragungsrate steigt im Burst-Modus bei einem 32- Bit Datenbus auf 133 MByte/s an und auf 266 MByte/s bei einem 64-Bit Datenbus Verwendung von Bridges (im Prinzip Chipset für PCI-Bus) Verbindung zwischen dem PCI-Bus und anderen Bussystemen herstellen (z.b. PCI-to-ISA-Bridge) , Folie 96

97 2.5.3 PCI lokale Peripheriebusse Ausgeklügeltes Bus-Master- und Slave-Prinzip Ein PCI-Master kann Daten in den Arbeitsspeicher schreiben oder aus ihm lesen, ohne die CPU dafür in Anspruch zu nehmen (DMA-(direct memory access)-prinzip) Ein Slave dagegen kann nur als Empfänger fungieren (z.b. eine Grafikkarte) Vorteilhaft für den Anwender ist die automatische Konfiguration der PCI-Karten Konfiguration über ROM-BIOS Bei Konflikten von Interrupts oder Adressen ändert das BIOS die entsprechenden Werte oder schaltet die Karte nach einer Fehlermeldung ab , Folie 97

98 2.5.3 PCI lokale Peripheriebusse Hierarchischer Aufbau PCI-Systembus Kopplung PCI-Agenten PCI-Einheiten ISA/EISA-Bus PCI Vorläuferbus Gelegentlich noch zur Ansteuerung langsamerer Einheiten im Einsatz PCI Bridge Unterstützt Burst-Modus , Folie 98

99 2.5.3 PCI lokale Peripheriebusse Entwicklung PCI , Folie 99

100 2.5.3 PCI lokale Peripheriebusse Stand der Technik heute PCI-Express PCI-X Bus fast schon Vergangenheit Neue schnelle serielle Verbindungen auf Basis von PCIe Wir stehen vor dem radikalsten Redesign der PC-Plattform seit Einführung des PCI-Busses in den frühen 90er Jahren. P. Glasowsky, Microprocessor Report Von PCI über PCI-X zu PCI-Express Höherer Takt Schnellerer Speicher und langsamerer I/O-Controller ersetzt in einem einzigen Bridge genannten Datenpuffer Große Zahl an Leitungen (82) unpraktisch für viele Punkt-zu-Punkt- Verbindungen PCI Express: weniger, dafür schnelle gemultiplexte Leitungen ( lanes in links ) , Folie 100

101 2.5.3 PCIe lokale Peripheriebusse Unterschied PCI-(X) PCI-Express , Folie 101

102 2.5.3 PCIe lokale Peripheriebusse Architektur PCI-Express Root, Switches Links, Bridges 2,5-80 GBit/s je nach Anzahl gemultiplexter Leitungen , Folie 102

103 2.5.4 USB serielle Peripheriebusse USB (Universal Serial Bus)-Bus Stern-Topologie In verschiedenen Ebenen bis zu 127 Geräte anschließbar Jedes Gerät bildet Abschluss des Sterns Steuerung durch USB-Controller Keine direkte Kommunikation zwischen einzelnen USB-Geräten USB-Controller arbeitet als Host Einziges Gerät dem BIOS Interrupt zuweisen muss Zwei Geschwindigkeitsvarianten Anfänge: 1,5 Mbit/s (USB 1.0) bzw. 12 Mbit/s (USB 1.1) Mittlerweile Standard: USB 2.0 mit max. 480 MBit/s USB 3.0 steht bereit: 5.0 Gbit/s hot-plugging -Funktion Geräte können während Betrieb angesteckt, umgesteckt und eingeschalten werden , Folie 103

104 2.5.5 Chipsätze Chipsätze stellen Schnittstelle des Prozessor-Speicher- Peripherie-Systems , Folie 104

105 2.5.5 Chipsätze Offener Chip-Sockel Torrenza von AMD Co-Prozessoren für Quad-Core-Prozessoren Soll Drittanbietern erlauben, zusätzlich Chips in das System zu integrieren Z.B. Integration Physik-Prozessor für Spiele TCP/IP-Prozessor für beschleunigte Netzwerkperformance , Folie 105

106 2.6 Peripherie-Massenspeicher Externe Speicher Peripheriespeicher und -geräte Magnetische Speicher Festplatten-, Disketten-, früher Trommelspeicher, Magnetbänder Optische Massenspeicher CD-ROM DVD , Folie 106

107 2.6.1 Peripherie-Magnetspeicher Magnetische Schreib- / Lesemechanismen Magnetisierung über Schreibkopf und Induktionsstrom Unterschiedliche Stromfluss unterschiedliche Magnetisierung Früher: Lesen durch Induktion in Spule Heute: MR (Magneto-Resistiv) Sensor Höhere Speicherdichte, schnellerer Zugriff , Folie 107

108 2.6.1 Peripherie-Massenspeicher - Festplatten Datenorganisation in Festplatten Aufgrund Drehbewegung: Daten in Spuren (Tracks) Zuverlässigkeit erhöhen: Lücken zwischen Tracks Fehler vermeiden bedingt durch Interferenzen magnetischer Felder und Dejustierung von Lese-/Schreibköpfen In den Spuren sind die Daten in Sektoren aufgeteilt , Folie 108

109 2.6.1 Peripherie-Massenspeicher Festplatten / DVD/CD Kompensation unterschiedlicher Geschwindigkeiten Schichtsegment wird außen schneller durchstreift als innen 2 Verfahren, um dies auszugleichen: Reduzieren der Datendichte in äußeren spuren (CAV) Reduzieren der Winkelgeschwindigkeit nach außen (CLV) Kombinierbar mit Zonenbildung (ZCAV, ZBR, im Stallings allgemein multiple zone recording genannt, bzw. ZCLV) , Folie 109

110 2.6.1 Peripherie-Massenspeicher Festplatten / DVD/CD CAV: konstante Winkelgeschwindigkeit (feste Umdrehungszahl) Bahngeschwindigkeit nimmt nach außen zu Damit 1 Aufzeichnungsspur pro Bit länger Spur - außen 1 Bit länger Datendichte nimmt nach außen ab Beispiele: ältere Festplatten CLV: Winkelgeschwindigkeit wird reduziert je weiter außen gelesen wird (variable Umdrehungszahl) konstante Bahngeschwindigkeit Datendichte konstant Beispiele: CD , Folie 110

111 2.6.1 Peripherie-Massenspeicher Festplatten / DVD/CD ZCAV (Multi zoned recording Verfahren): Medium in Zonen einteilen D.h. mehre benachbarte Spuren werden zu einer Zone zusammengefasst Innerhalb einer Zone wird CAV genutzt (konstante Umdrehungszahl) D.h. äußere Spuren einer Zone weisen geringere Dichte auf Zwischen den Zonen variiert Umdrehungszahl Umdrehungsgeschwindigkeit bei äußeren Zonen geringer Beispiele: Festplatten, DVD-RAM Bei ZBR (Zone Bit Recording) ist jede Spur eine Zone Heute gängig in vielen Festplatten , Folie 111

112 2.6.1 Peripherie-Massenspeicher Festplatten / DVD/CD ZCLV: Winkelgeschwindigkeit wird innerhalb einer Zone reduziert je weiter außen in der Zone gelesen wird Pro Zone gleiche Aufzeichnungslänge (bei ZCAV nicht) beim Sprung zur nächsten Zone wird die Aufzeichnungslänge erniedrigt und damit die Dichte erhöht Kompromiss zwischen CLV und CAV bessere Suchzeiten als CLV (Unterschiede der Bahngeschwindigkeiten zwischen Zonen geringer als bei CLV) mehr Speicherplatz als CAV (da außen höhere Dichten) Beispiele: moderne CD-/DVD-Brenner, magnetooptische Platten , Folie 112

113 2.6.1 Peripherie-Massenspeicher Festplatten / DVD/CD Vorteil (Z)CAV: Einfachere Bewegung Lese-/Schreibkopf Weniger Verschleiß Nachteil (Z)CAV: Da jeder Sektor gleich viele Bits beinhalten sollte braucht man außen größere Abstände geringere Dichte Vorteil (Z)CLV: Konstante Dichte in Zonen höhere Dichte insgesamt Nachteil (Z)CLV: Sektoren schwieriger zu adressieren und anzusteuern , Folie 113

114 2.6.1 Peripherie-Massenspeicher Festplatten Um Sektoren leichter zu finden Start und Endpunkte entsprechend markieren Beispiel: Seagate ST506 SYNCH-Byte: bestimmtes Bit-Markierungsmuster ID-Feld eindeutiger Bezeichner für Sektor , Folie 114

115 2.6.1 Peripherie-Massenspeicher Festplatten Komponenten einer Festplatte Stapel von magnetischen Aufzeichnungsmedien Alle parallelen Spuren in einer Höhe bilden Zylinder , Folie 115

116 2.6.2 Peripherie-Massenspeicher Optische Speicher CD-ROM Aufbau CD Abmessungen und Aufbau von CDs seit Markteinführung gleich Eine Standard-CD wiegt etwa 18 Gramm 120 mm Durchmesser 1,2 mm dick Dreht sich im Laufwerk von Datenseite aus gegen den Uhrzeigersinn Lead-in: enthält Inhaltsverzeichnis Lead-out markiert Ende der Aufzeichnung Daten liegen in einer von innen nach außen verlaufenden, spiralförmigen Spur , Folie 116

117 2.6.2 Peripherie-Massenspeicher Optische Speicher Querschnitt durch CD Schutzschicht aus UVunempfindlichem Lack Durchsichtiges Trägermaterial, mit Brechungsindex 1,55 z.b. Polycarbonat , Folie 117

118 2.6.2 Peripherie-Massenspeicher Optische Speicher Pitspur auf CD Information in kleinen 0,5 µm breiten tiefen Grübchen (Pits) auf der Unterseite der Reflexionsschicht kodiert Tiefe entspricht einem Viertel der Wellenlänge Bereich zwischen zwei Pits heißt Land Bei CD mit 650 MByte (74 Minuten) beträgt Spurweite 1,6 µm Datenspur enthält maximal ca Windungen und ist bis zu 25 km lang , Folie 118

119 2.6.2 Peripherie-Massenspeicher Optische Speicher Das optische System Beugungsgitter weitet Strahl auf Fokussierungslinsensystem verengt Strahl auf die CD-Oberfläche auf etwa 0,8 mm Breite Brechung des Strahls an CD-Oberfläche bewirkt Bündelung auf letztendlich 1,7 µm, entspricht ungefähr dreifacher Pitbreite Kleine Kratzer oder Staubpartikel haben kaum Auswirkungen , Folie 119

120 2.6.2 Peripherie-Massenspeicher Optische Speicher Laserstrahl trifft auf ein Pit Wegen der Pittiefe muss Laserstrahl bei Reflektion längere Strecke zurücklegen als bei einem Land Die Differenz beträgt etwa die halbe Wellenlänge des Strahls Dadurch löschen sich die von Pits und Lands reflektierten Strahlen über Interferenz teilweise aus Bei Übergängen zwischen Pits und Lands ist der reflektierte Strahl also deutlich schwächer Fotodiode erkennt die durch Übergänge und glatten Oberflächen auftretenden Amplitudenschwankungen , Folie 120

121 2.6.2 Peripherie-Massenspeicher Optische Speicher CD-R Einmal beschreibbare CD Reflexionsschicht enthält Farbstoff Lichtdurchlässigkeit dieses Farbstoffs wird durch Laserstrahl über Erhitzung punktuell verändert Erzeugt Unterschied im Reflexionsgrad CD-RW Mehrmals beschreibbar Magneto-optische Verfahren und rein optische Verfahren Magneto-optische (MO) Speichermedien Zusätzliche magnetische Schicht Nutzen Curie-Effekt Bei Temperatur um 200 Celsius nimmt Stärke eines zur Magnetisierung notwendigen Magnetfeldes stark ab , Folie 121

122 2.6.2 Peripherie-Massenspeicher Optische Speicher Schreiben: schwaches Magnetfeld auf gesamte Fläche wirken lassen, dann punktuell mit Laser erhitzen, überall dort erfolgt Ummagnetisierung Lesen: bei magnetisierten Bereichen Änderung der Polarisation des Lichtes; über Polarisationsstrahlteiler auswerten MO-Disk heute wenig Bedeutung; jedoch ähnliches Prinzip wie beim Phasen-Aufzeichnungs-Verfahren , Folie 122

123 2.6.2 Peripherie-Massenspeicher Optische Speicher Phasenwechsel-Verfahren Unterschied zu vorher: rein optisches Verfahren, keine magnetische Schicht zum Beschreiben Aufzeichnungsschicht wird beim Schreiben je nach binärem Wert unterschiedlich erwärmt Geringe Erhitzung langsame Abkühlung kristalliner Zustand Starke Erhitzung schnelle Abkühlung amorpher Zustand Beide Zustände weisen unterschiedliches Reflexionsverhalten auf Heute gängige Verfahren für CD+/-RW, DVD+/-RW, DVD-RAM , Folie 123

124 2.6.2 Peripherie-Massenspeicher Optische Speicher DVD (Digital Versatile Disk) DVD-Medium stellt im Wesentlichen eine verfeinerte CD dar Aufzeichnung wie bei einer CD in Pits Pits sind jedoch bedeutend kleiner als bei der CD Minimale Pit-Länge von 0,83 auf 0,4 µm verkleinert Ferner: gegenüber CD reduzierter Spurabstand (track pitch) Von 1,6 auf 0,74 µm reduziert Möglich durch niedrigere Wellenlänge des verwendeten Lasers 650 gegenüber 780 Nanometer bei der CD , Folie 124

125 2.6.2 Peripherie-Massenspeicher Optische Speicher Kapazität von DVD 4,7 Gbyte: Weiterhin: Substratdicke bei der DVD von 1,2 auf 0,6 verringert Aufbringen einer zweiten Schicht möglich Entweder auf der Rückseite (Dual Side) Kapazität 9,4 Gbyte Oder über der Metallschicht (Dual Layer) Semitransparente Goldschicht mit Kapazität von 3,8 GByte Laserstrahl benutzt zum Lesen geringere Intensität als bei der darunterliegenden Metallschicht Dadurch 8,5 Gbyte Kapazität Kombination beider Techniken (Dual Side/Dual Layer) mit einer Kapazität von 17 GByte möglich , Folie 125

126 2.6.2 Peripherie-Massenspeicher Optische Speicher Blue-Ray-Disk Verwendung blauen Laserlichts (405 nm) Grübchen-Abstand: 0,32 µm Menschliches Haar 200-mal dicker 25 GByte (8,5 Millionen geschriebener DIN-A4-Seiten) Quelle: Web-Seite Bayer AG , Folie 126

127 2.7 Kopplung Speicher mit Ein-/Ausgabe 3 grundsätzliche Varianten Programmierte Ein-/Ausgabe Erledigt Prozessor Unterbrechungs-gesteuerte Ein-/Ausgabe Erledigt Prozessor, angestoßen durch Unterbrechung DMA (Direct Memory Access) Initiiert durch Prozessor DMA-Kontroller wickelt Datenaustausch zwischen Hauptspeicher und Peripherie ohne CPU ab , Folie 127

128 2.7 Steuerung der Ein-/Ausgabe Vorab: Modell für Zugriff auf Ein-/Ausgabemodul , Folie 128

129 2.7.1 Adressierung Peripherie Zwei Adressierungsmodi für Peripherie üblich Eingeblendeter Speicher (memory mapped) Isolierte Ein-/Ausgabe (isolated I/O) , Folie 129

130 2.7.2 Unterbrechungsgesteuerte Ein-/Ausgabe Ablauf bei Unterbrechungen in Hard- und Software PSW: Program status word PC: Program counter , Folie 130

131 2.7.3 Programmierte Ein-/Ausgabe vs. DMA Ablauf Programmierte Ein-/Ausgabe , Folie 131

132 2.7.3 Programmierte Ein-/Ausgabe vs. DMA Unterbrechungs-gesteuerte Ein-/Ausgabe Ablauf DMA , Folie 132

133 2.7.4 DMA-Kopplung DMA-Kopplung Nachteile PIO und Unterbrechungs-gesteuerte Ein-/Ausgabe Ein-/Ausgabe-Transferrate begrenzt durch Zugriffsgeschwindigkeit des Ein-/Ausgabemoduls Prozessor selbst teilweise blockiert Grundlegender Aufbau DMA-Modul , Folie 133

134 2.7.4 DMA-Kopplung Mögliche DMA-Konfigurationen , Folie 134

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