D.4 Versuchsreihe 4: Integrierte Logikbausteine

Transkript

1 .4 Versuchsreihe 4: Integrierte Logikbausteine Abgabedatum: Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor abzuzeichnen) In den folgenden Versuchsreihen soll ein einfacher RISC Prozessor entworfen und auf ein FPGA abgebildet werden. Zur Einarbeitung in die Entwurfswerkzeuge und in den Entwurfsablauf wird in dieser Versuchsreihe ein Volladdierer entworfen, der zunächst mit diskreten Bausteinen aufgebaut und anschließend auf ein FPGA abgebildet wird. Lesen Sie zur Vorbereitung die Kapitel 4 und 5 im Skript. Integrierte Logikbausteine Es soll mit integrierten Logikbausteinen der Reihe 74xx ein Volladdierer aufgebaut Aufgabe 1 werden. Legen Sie zur Spezifikation des Volladdierers eine Tabelle an, die für alle möglichen Eingangsbelegungen die gewünschten Ausgabebelegungen angibt. A B C_IN S C_OUT Hardware-Praktikum 2010: Versuchsreihe 4 1

2 .4: Versuchsreihe 4: Integrierte Logikbausteine Aufgabe 2 Zum Aufbau der Schaltung stehen Ihnen die folgenden Gatter zur Verfügung: AN2, OR2, NAN2, NOR2, INV, XOR2. Entwerfen Sie daraus eine Gatternetzliste für den Volladdierer. Hinweis: Um sich später die Arbeit zu erleichtern, sollten Sie versuchen, möglichst wenige verschiedene Gattertypen zu verwenden (z. B. ist eine Implementierung mit nur zwei XOR2- und drei NAN2-Gattern möglich). Aufgabe 3 Markieren Sie in Ihrer Schaltung einen statisch sensibilisierbaren Pfad mit einer maximalen Anzahl von Gattern. Welches ist der Eingangs-, welches der Ausgangsknoten? Geben Sie eine Belegung der übrigen Eingänge an, so dass der Pfad sensibilisiert wird. Beachten Sie, dass auf dem Pfad alle übrigen Eingänge (Off-Path- Signale) einen stabilen Wert aufweisen müssen! Versuch 4 Bauen Sie auf der Experimentierplatine den Volladdierer auf. ie Logikbausteine der Reihe 74xx implementieren jeweils 4 AN, 4 OR, 4 NAN, 4 NOR und 4 XOR Gatter, sowie 6 Inverter. ie Pinbelegung ist in Abbildung.1 skizziert. ie Versorgungsspannung für die Logikbausteine beträgt 5V. a die LEs der Einund Ausgabeplatine etwas mehr Strom benötigen, begrenzen Sie den Strom am Netzteil bitte nun auf 300mA. Validieren Sie die korrekte Funktion des Volladdierers. Schließen Sie dazu den Volladdierer an die Ein-/Ausgabeplatine (vgl. Skript Abbildung 2.15) an und überprüfen Sie, ob für alle möglichen Eingangsbelegungen die korrekte Ausgabe erzeugt wird. Lassen Sie den Versuchsaufbau vom Tutor abzeichnen. Versuch gesehen 2 Hardware-Praktikum 2010: Versuchsreihe 4

3 A B C_IN S C_OUT Abbildung.1: Logikbausteine der Reihe 74xx. Messen Sie die Verzögerungszeit des Volladdierers entlang des in Aufgabe 3 be- Versuch 5 stimmten Pfades. Legen Sie dazu an den entsprechenden Eingang ein 1 MHz - Rechtecksignal an und verbinden Sie die übrigen Eingänge je nach erforderlicher Belegung mit VCC oder GN. Stellen Sie mit dem Oszilloskop sowohl das Eingangs- (Ch. 1) als auch das Ausgangssignal (Ch. 2) dar. Bestimmen Sie für die steigende und fallende Ausgangsflanke jeweils die Verzögerung und fügen Sie dem Protokoll jeweils eine Skizze des Schirmbildes bei. Hardware-Praktikum 2010: Versuchsreihe 4 3

4 .4: Versuchsreihe 4: Integrierte Logikbausteine 4 Hardware-Praktikum 2010: Versuchsreihe 4

5 Entwurf eines Volladdierers (Fulladder) Erstellen Sie ein Unterverzeichnis fa und wechseln Sie in dieses. Versuch 6 name@ralab01:~$ mkdir fa name@ralab01:~$ cd fa Schreiben Sie ein VHL-Modul, das die Gatternetzliste aus Aufgabe 2 implementiert. Hier ist ein Beispiel für ein VHL-Modul mit einer anderen Funktion: library IEEE; use IEEE. std_logic_1164. all; use IEEE. std_logic_misc; use IEEE. std_logic_arith; use IEEE. std_logic_unsigned; ENTITY nd IS PORT ( A : in Std_Logic; B : in Std_Logic; Z : out Std_Logic); EN nd; ARCHITECTURE behavior OF nd IS BEGIN Z <= not (A and B); EN behavior; efinieren Sie zunächst in der Entity-eklaration die Eingänge und Ausgänge ihrer Schaltung. ie Implementation der Gatternetzliste wird im Architecture-Block angegeben. Für die Logik-Operationen stellt VHL die Operatoren and, or, xor und not bereit. Speichern Sie den Quellcode unter fa.vhd ab. Wenn Sie die Eingabe Ihres Entwurfs beendet und ggf. Fehler korrigiert haben, lassen Sie sich den erfolgreichen Versuch vom Tutor bestätigen. Versuch gesehen Hardware-Praktikum 2010: Versuchsreihe 4 5

6 .4: Versuchsreihe 4: Integrierte Logikbausteine Aufgabe 7 Validierung des Volladdierers Loggen Sie sich via ssh auf einem RALAB-Rechner (siehe Kapitel A.2.3) ein. Eine Verbindung aus den Pools der Informatik ist dabei deutlich performanter als über SL. Als Alternative können Sie nx verwenden. Ein kostenloser Client findet sich unter Starten Sie ModelSim, wie im Kapitel 4.3 beschrieben. Vollziehen Sie den Abschnitt Lesson 2 aus dem Tutorial der Online-Hilfe nach und geben Sie einen Ausdruck (Screenshot) des ModelSim Hauptfensters, welches (auch) die Waveform zeigt ab. Hinweis: Im Verzeichnis /cad/mentor/modelsim-6.1b/modeltech/examples/tutorials/vhdl/basicsimulation/ liegen benötigten VHL-Beispieldateien. Versuch 8 ie Gatternetzliste muss validiert werden, d. h. es muss überprüft werden, ob die Funktion der Schaltung der Spezifikation genügt. Validieren Sie den Volladdierer mit Hilfe von ModelSim, indem Sie von Hand alle 8 möglichen Eingabestimuli erzeugen (im Gegensatz zum Tutorial haben Sie im Moment keine Testbench für den Volladdierer). Klicken Sie dazu mit der rechten Maustaste auf das Eingangssignal, welchem Sie einen Wert zuweisen möchten und wählen Sie den Menüpunkt Force... aus. Es öffnet sich ein Fenster, in dem Sie unter Value den gewünschten Wert (0 oder 1) angeben können. Bestätigen Sie mit OK und lassen Sie den Simulator fuer 100ns weiterlaufen, damit die Wertänderung des Signals wirksam wird. Machen Sie einen Ausdruck der Waveform für Ihr Protokoll. 6 Hardware-Praktikum 2010: Versuchsreihe 4

7 Synthese des Volladdierers Nachdem der Volladdierer vollständig validiert wurde, soll der Entwurf synthetisiert, d. h. in Hardware umgesetzt werden. In den vorhergehenden Schritten wurde die Gatternetzliste des Volladdierers ent- Aufgabe 9 worfen. Welche Arbeitsschritte sind notwendig, um den Volladdierer in ein Layout für die Chipherstellung umzusetzen? Im Praktikum wird als Zieltechnologie ein FPGA gewählt. Welche Arbeitsschritte Aufgabe 10 sind notwendig, um die Gatternetzliste in Programmierdaten für den FPGA umzusetzen? Für die Schaltungssynthese wird das Programm XST eingesetzt. In Kapitel Versuch 11 finden Sie eine Anleitung, wie Sie dieses Programm bedienen. Erstellen Sie die Projektdatei fa.prj und die XST Skriptdatei fa.scr wie in Kapitel beschrieben und machen Sie eine Leistungsanalyse vor Place&Route für das Protokoll. Hardware-Praktikum 2010: Versuchsreihe 4 7

8 .4: Versuchsreihe 4: Integrierte Logikbausteine Place & Route Versuch 12 In Abbildung.2 sehen Sie den Inhalt der atei fa.ucf die von ngc2bit benötigt wird. Nachdem Sie mit XST eine.ngc-atei erzeugt haben und mit einem Texteditor die atei fa.ucf eingegeben haben, muss mit ngc2bit (siehe Kapitel 4.4.1) eine Bitdatei erzeugt werden. Machen Sie eine Leistungsanalsyse nach Place&Route für das Protokoll. NET A LOC=P234; NET B LOC=P238; NET C_IN LOC=P236; NET S LOC=P157; NET C_OUT LOC=P160; Abbildung.2: Zuordnung der Ports des Volladdierers zu den Pins des Chipgehäuses für den Volladdierer. Personalisierung und Messung des FPGAs Versuch 13 Lassen Sie das FPGA-Board von Ihrem Tutor aufbauen. Lesen Sie während des Aufbaus die Anleitung für xsload in Kapitel 5.2 nach. Personalisieren Sie das FPGA. Über die roten LEs auf dem FPGA-Board wird der an den FPGA Pins anliegende Signalwert angezeigt. Abbildung.3 zeigt die Bedeutung der LEs. Beachten Sie, dass die LEs invertiert sind. Eine leuchtende LE repräsentiert eine logische 0 am Ausgang, eine 1 wird durch eine nicht leuchtende LE angezeigt. Abbildung.3: Bedeutung der LEs. 8 Hardware-Praktikum 2010: Versuchsreihe 4

9 Signale können mit Hilfe von Tastern auf dem Board, die aus dem Gehäuse herausgeführt sind, angelegt werden. Abbildung.4 zeigt die Belegung der Taster: Abbildung.4: Belegung der Taster. Ein gedrückter Taster legt eine logische 1 am Eingang des FPGA an, nicht gedrückte Taster eine 0. Achtung: Ziehen Sie niemals einen Stecker vom FPGA-Board. Bei falschem Anschluss der Stecker kann das FPGA-Board zerstört werden. Überprüfen Sie mit Hilfe der Taster, ob die Personalisierung des FPGAs erfolgreich Versuch 14 abgelaufen ist. Legen Sie dazu alle möglichen Eingabekombinationen an die Taster A, B und C_IN an. ie Ausgabewerte können direkt an den LEs abgelesen werden. Lassen Sie den Versuch vom Tutor abzeichnen. Versuch gesehen Schalten Sie alle Geräte bis auf den Rechner aus. Überprüfen Sie, ob alle Leitungen, Versuch 15 Multimeter und Tastköpfe aufgeräumt sind. Stellen Sie die Stühle an die Tische und vergewissern Sie sich nochmals, dass der Platz in ordnungsgemäßem Zustand ist. Lassen Sie bitte keinen Unrat unter den Tischen stehen! Hardware-Praktikum 2010: Versuchsreihe 4 9