Seminar REKONFIGURIERBARE HARDWARE- STRUKTUREN. Alexander Giese Universität Mannheim Lehrstuhl für Rechnerarchitektur 23.

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1 Seminar REKONFIGURIERBARE HARDWARE- STRUKTUREN Alexander Giese Universität Mannheim Lehrstuhl für Rechnerarchitektur 23. November

2 Gliederung 1. ASIC/FPGA 1.1 ASIC, Vor/Nachteile 1.2 FPGA, Vor/Nachteile 1.3 ASIC vs. FPGA 2. FPGA 2.1 Herkunft FPGA 2.2 Aufbau FPGA (Xilinx) 2.3 Virtex 4 3. Structured ASICs 3.1 Warum? 3.2 Aufbau Structural ASICs 3.3 Besonderheiten 4. Embedded FPGA Cores 4.1 Eigenschaften und Aufbau? 5. Zusammenfassung 2

3 3 FPGA/ASIC

4 ASIC (Application Specific Integrated Circuit) Was ist ein ASIC? - für ein genau definiertes, anwendungsspezifisches Problem entworfen und hergestellter Chip Vorteile: - genau auf die Problemstellung zugeschnittene Lösung in Hardware - hohe Taktrate (schnell) - wenig Platz (kompaktes Design) - gute Siliziumausnutzung (wenig ungenutzte Fläche) - geringe Stückkosten (nach den NRE-Kosten) Nachteil: - lange Entwicklungszeit - hohe Entwicklungskosten - unflexibel bei Designänderungen 4

5 FPGA (Field Programmable Gate Array) Was ist ein FPGA? - besteht aus logischen Einheiten - diese sind individuell einstellbar (SRAM) - mit konfigurierbarem Netzwerk verbunden Vorteile: - auf mehrere Probleme anpassbar - immer wieder schnell rekonfigurierbar - schnelle Entwicklungszeit - geringe Entwicklungskosten Nachteile: - langsamer Takt - große Chipfläche - oft viele Logikzellen ungenutzt oder FPGA zu klein - hohe Stückkosten 5

6 ASIC vs. FPGA Gegenüberstellung Vor- und Nachteile ASIC/FPGA: ASIC FPGA Preis Hoch Niedrig Entwicklungszeit Hoch Niedrig Fertigungszeit Hoch Niedrig NRE-Kosten Hoch Niedrig Flexibilität Niedrig Hoch Fläche Niedrig Hoch Ausnutzung Hoch Niedrig Geschwindigkeit Hoch Niedrig Stückkosten Niedrig Hoch 6 (Tab. 1)

7 Kostengegenüberstellung NRE-Kosten (Non recovering Engineering). Kosten für die Entwicklung und Vorbereitung eines Chips bis zur Fertigung. Gegenübergestellt sind die Herstellungskosten eines FPGAs und ASICs Kosten FPGA ASIC 7 NRE-Kosten ASIC NRE-Kosten FPGA (Abb. 1) Stückzahl

8 Zusammenfassung ASICs: verwenden wenn: - festes Problem - grosse Stückzahl - Lösung mit FPGA ungenügend (zu langsam, zu gross, zu teuer) FPGAs: verwenden wenn: - Applikation nicht zu komplex - Stückzahl gering - Änderungen an der Apllikation nach Ausgabe 8

9 9 FPGA

10 Geschichte des FPGAs Geschichte: Estrin s fixed plus variable structure computer PLD (programmable logic device) Field Programmable Gate Arrays multi-fpga CCM's (custom computing machines) Ehemalige Herausforderung war es, etwas zu entwickeln, was so schnell ist wie Hardware aber so flexibel ist wie Software. Vorläufer Bauteile des FPGAs: - PLD - CPLD (complex programmable logic device) 10

11 PLD (Programmable Logic Devices) PLD: - durch eine zweistufige UND/ODER-Matrix programmierbar - UND-Matrix bildet aus den Eingangssignalen Produktterme - ODER-Matrix verknüpft die Produkterme disjunkt 11 (Abb. 2)

12 PLD (Programmable Logic Devices) Man erhält so eine DNF (disjunktive Normalform) der Eingangssignale. Bsp. DNF: (ab)+(cd)+(bc) Vorteile: - günstige Standardbausteine => hohe Stückzahlen - regelmäßige Matrixstruktur => hohe Dichte Verschiedene Arten: - PLA (UND-Matrix und ODER-Matrix konfigurierbar) - EPROM (UND-Matrix fest, ODER-Matrix konfigurierbar) - PAL (UND-Matrix konfigutierbar, ODER-Matrix fest) 12

13 CPLD (Complex Programmable Logic Devices) CPLD: - Logikblöcken - Logikblöcke bestehen aus PAL-ähnlichen Makro-Blöcken - Makro-Blöcke über eine Schaltmatrix verbunden Logik Block Logik Block Schaltmatrix Logik Block 13 (Abb. 3) Makro Zellen

14 FPGA (Field Programmable Gate Array) Aufbau des FPGAs: - besteht aus mehreren Logikblöcken - mit einem konfigurierbarem Netzwerk Diese Logikblöcke nennt man bei Xilinx CLBs (Complex Logical Blocks) Verschiedener Aufbau von CLBs: - Multiplexer - Sea of Gates - Lookup Tables (LUTs) Ein FPGA enthält zusätzlich noch IO-Zellen, RAM-Blöcke und weitere vordefinierten Blöcke wie zb. DLLs und Power PCs. 14

15 FPGA (Field Programmable Gate Array) Strucktureller Aufbau des FPGAs: IO-Zelle CLB RAM-Block 15 (Abb. 4)

16 CLB (Complex Logical Blocks) Verschiedene Arten von CLBs: - Multiplexer: - Ausgangssignal wird aus den Eingangssignalen eines Multiplexers ausgewählt - Ansteuereingang des Multiplexers wird von einem Signal der Anwenderschaltung angesteuert Beispielaufbau einer UND-Funktion mit einem Multiplexer: B 0 0 A 1 X = A * B A B X (Abb. 5)

17 CLB (Complex Logical Blocks) Verschiedene Arten von CLBs: - Sea of Gates: - konfigurierbare Transistoren erstellen die Schaltung - OR3/NOR3/AND3/No XOR3 17 (Abb. 6, 0.25 um Flash Memory Based FPGA For Space Applications, Actel)

18 CLB (Complex Logical Blocks) Verschiedene Arten von CLBs: - Lookup Tables: - SRAMs (statischer Speicher) - Addresierung durch Eingangssignal - Wert der Speicherzelle ist das Ergebnis Bsp.: 4-fach AND X1 X2 X3 X Y 18 (Abb. 7)

19 CLB (Complex Logical Blocks) 19 G4 G3 G2 G1 Vereinfachter Aufbau eines CLB von Xilinx (Spartan Serie) (Abb. 8): F5IN BY SR F4 F3 F2 F1 CIN CLK CE I4 LUT I3 I2 Q I1 I4 LUT I3 I2 Q I1 Carry & Control Logic Carry & Control Logic S D CK EC R S D CK EC R Q Q COUT YB Y YQ XB X XQ

20 Verbindungsnetzwerk Hirarchicher Interconnect Xilinx (Virtex): Fast Connects Direkt Connections 20 Horizontal Double Lines Vertical Double Lines Horizontal Hex Lines Vertical Hex Lines Horizontal Long Lines Vertical Long Lines (Abb. 9)

21 Verbindungsnetzwerk Symmetrische Arrays: CLB CLB CLB PSM PSM CLB CLB CLB PSM PSM CLB CLB CLB - Logikblöcke in regelmäßiger Matrixstruktur verteilt - dazwischen Interconnect- Area - verschieden Lange direkte Verbindungen - Switchematrix an Kreuzungspunkten - Bsp: Xilinx PSM = Programmable Switch Matrix 21 (Abb. 10)

22 Verbindungsnetzwerk Aufbau einer PSM: Path Transistor 22 PSM (Abb. 11)

23 Virtex 4 23 Feature/Product XC 4VLX200 XC 4VSX55 XC 4VFX140 EasyPath Cost Reduction Solutions XCE 4VLX200 XCE 4VSX55 XCE 4VFX140 Logic Cells 200,448 55, ,128 Total Block RAM (kbits) 6,048 5,760 9,936 Digital Clock Managers (DCM) Phase-matched Clock Dividers (PMCD) Max Differential I/O Pairs XtremeDSP Slices PowerPC Processor Blocks /100/1000 Ethernet MAC Blocks RocketIO Serial Transceivers Configuration Memory Bits 50,648,448 24,088,320 50,900,352 Max Select I/O (Tab. 2, Homepage Xilinx)

24 Virtex MHz XtremeDSP Slices (SX Serie) - Dedicated 18-bit x 18-bit multiplier, multiply-accumulator, or multiply-adder blocks - Optional 48-bit accumulator for multiply accumulate (MACC) operation - Integrated adder for complex-multiply or multiply-add operation - Up to 100% speed improvement over previous generation devices. 24

25 Virtex 4 Embedded PowerPC 405 (PPC405) core (FX-Serie) - Up to 450 MHz operation - Five-stage data path pipeline - 16 KB instruction and 16 KB data cache - MMU mit TLB 25

26 26 Structured ASIC

27 Warum Structured ASICs? Was ist ein Structured ASIC (SA)? - Logikeinheiten und Macros standartmäßig vorgefertigt - nur Verdrahtung der oberen Metalllagen wird vom Kunden festgelegt Warum Structured ASIC? - schliesst die Lücke zwischen der Entscheidung ob FPGA oder ASIC - hohen Stückkosten des FPGA - hohen Maskenkosten des ASIC Structured-ASIC: - NRE-Kosten etwa ein Zehntel eines vergleichbaren ASIC-Designs - fast identische Leistung eines ASICs - Stückkosten vielfache niedriger als für ein vergleichbares FPGA 27

28 Warum Structured ASICs? Vergleich von ASIC, Structured ASIC, FPGA Characteristics ASIC SA FPGA Digital path performance ~400 Mhz >250 Mhz <125 Mhz Memory access performance ~300 Mhz >250 Mhz <100 Mhz Design time 9-18 months 6-9 months 6-9 months Implementation time 8-12 weeks 1-3 weeks Manufacturing time 8-10 weeks 4-6 weeks Overall development cost High Low Lowest Design flexibility Maximum Medium Minimum Annual volumes >100K/year >5K/year <5K/year Typical unit pricing Lowest Low High Typical design size(asic gates) <20M gates <5M gates <<1Mgates (Tab. 3, Basics of Design (LSILOGIC), 15 März 2004) 28

29 Aufbau Structured ASIC I/O Sea-of-tiles RAM-Block Clock-Tree 29 (Abb. 12)

30 Aufbau Structured ASIC Vorgefertigte Bestandteile: - Matrix von Tiles (sea of tiles) - konfigurierbare general-purpose I/O - Mikroprozessokerne - Gigabit Transceivers - eingebettete RAM-Blöcke

31 Arten von Tiles fine-grained tiles ( Transistoren, Widerstände): 31 (Abb. 13 Structured ASICS, Opportunities and Challenges; Behrooz Zahiri )

32 Arten von Tiles medium-grained tiles ( Mux, LUT ): (Abb. 14 Structured ASICS, Opportunities and Challenges; Behrooz Zahiri ) 32

33 Arten von Tiles coarse-grained tiles ( generic logic ): 33 (Abb. 15 Structured ASICS, Opportunities and Challenges; Behrooz Zahiri )

34 Nachteil Structured ASIC Nachteile Structured ASIC - teure, nicht speziell auf Structured ASIC zugeschnittene Design Tools, müssen verwendet werden - neue Architekturformen, die mit den Structured ASICs erschienen sind, sind noch nicht formell ausgewertet und vergleichbar analysiert 34

35 Zusammenfassung Structured ASIC Zusammenfassung: - niedrige Entwicklungskosten - schnelle Fertigung - hohe Integrationsdichte - gute Performance - geringer Stromverbrauch - geringe Stückkosten schon bei mittleren Stückzahlen 35

36 Besonderheiten Structured ASIC Structured ASICs mit rekonfigurierbaren Blöcken (Gladiator CLD): (Abb. 16, Product Brief Gladiator CLD, Leopard Logic) 36

37 Besonderheiten Structured ASIC Features Gladiator CLD25000 (configurable logic design): Mhz system speed System Gates - 256K MP-Cells (metal programmable) - 16K FP-Cells (field programmable) K DPRAMs x18 MACs - 16 PLL/DLL 37

38 Besonderheiten Structured ASIC Aufbau MP-Zelle/FP-Zelle: HyperBlox FP - HyperRoute Multiplexor & SRAM HyperBlox MP - HyperVia Single Layer Via VCC VDD 38 (Abb. 17)

39 Embedded FPGAs 39

40 Embedded FPGAs Probleme: - Herstellungsprozess des FPGAs IP-Cores (intelectual property) muss mit dem Herstellungsprozess des ASICs kombiniert werden - der eingebettete FPGA darf nicht alle Metallagen beanspruchen - Powerversorgung des FPGA muss gewährleistet sein Vorteile: - risikoreiche Funktionsblöcke können auf das FPGA abgebildet werden - Protokolle sind im Feld anpassbar - reduzierte Supportkosten (Firmwareupdate) - Designfehler können im Feld behoben werden 40

41 Embedded FPGAs VariCore FPGA IP-Zelle des Herstellers Actel: - Aufbau 2x1 bis 4x4 - konfigurierbar durch JTAG, PROM, CPU - ein Peg 2,5K ASIC gates 41 (Abb. 18, VariCore Embedded Programmable Gate Array Core (EPGA), Actel)

42 Embedded FPGAs Aufbau einer PEG-Zelle (8x8 FG-Zellen(functional group)): 42 (Abb. 19, VariCore Embedded Programmable Gate Array Core (EPGA), Actel)

43 Embedded FPGAs Aufbau einer FG-Zelle, 4 LUs (logic units): 43 (Abb. 20, VariCore Embedded Programmable Gate Array Core (EPGA), Actel)

44 Embedded FPGAs Aufbau einer Logic Unit: 44 (Abb. 21, VariCore Embedded Programmable Gate Array Core (EPGA), Actel)

45 Zusammenfassung Kosten FPGA SA ASIC (Abb. 22, Zahlen Basics of Design (LSILOGIC), 15 März Stückzahl

46 Geschwindigkeit Zusammenfassung ASIC ASIC embedded FPGA SA SA with FP-Blocks FPGA 46 (Abb. 22) Flexibilität

47 46 Literatur Paper: - Product Brief, Gladiator, Leopard Logic - White Paper, Configurable Logic Devices, Leopard Logic - VariCore Embedded Programmable Gate Array Core, Actel - The Actel Embedded FPGA Core, Actel - A Hybrid ASIC and FPGA Architekture, P.S. Zuchowsky, C.B. Reynolds... - Einbindung von programmierbarer Logik in SoC-Desings, Design & Verification - White Paper, IBM Licenses Embedded FPGA Cores from Xilinx for use in SoC ASICs - Proseminar, Geschichte nd Einführung in Aufbau und Arbeitsweise von FPGA, Matthias Fuchs - Reconfigurable Hardware: FPGA Devices, Alex Plotkin - Reconfigurable Computer Origins: The UCLA Fixed-Plus-Variable (F+V) Structure Computer, Gerald Estrin - Skript, DST, Prof. Dr. P. Fischer

48 Literatur Homepages:

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