Halbleiterdaten. Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben. Eigenschaft Symbol Einheit Silizium GaAs

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1 Halbleiterdaten Eigenschaft Symbol Einheit Silizium GaAs Atomradius nm 0,117 - Atomdichte N cm 3 5, , spez. Dichte (20 C) γ g/cm 3 2,3 5,35 Gitterkonstante (20 C) a 0 nm 0,543 0,565 Schmelzpunkt C spez. Wärme c J/(gK) 0,7 0,35 Wärmeleitfähigkeit κ W/(cmK) 1,41 0,455 Intrinsische Dichte n i cm 3 1, , Eigenleitfähigkeit σ i S/cm 4, Relative 12(Si) Dielektrizitätskonstante ε r 3,92(SiO 2 ) Bandabstand W g ev 1,12 1,43 eff. Masse Elektronen m n 0,33 m 0 0,067 m 0 Löcher m p 0,56 m 0 0,5 m 0 Diffussionskonstante Elektronen D n cm 2 /s Löcher D p cm 2 /s 12,5 12 Austrittspotential Elektronen φ V 3,78 3,57 Beweglichkeit bei schwacher Dotierung Elektronen µ n cm 2 /Vs Löcher µ p cm 2 /Vs eff. Zustandsdichte Elektronen N L cm 3 2, , Löcher N V cm 3 1, , Eigenschaften von Si und GaAs bei T = 300K, sofern nicht anders angegeben.

2 Physikalische Konstanten Konstante Temperaturspannung Elementarladung Boltzmann-Konstante Symbol, Wert und Einheit U T = k T e = 25,9 mv e = 1, As ( T ) 300K k = 8, ev/k = 1, J/K Ruhemasse des Elektrons m 0 = 9, kg = 0, VAs 3 /cm 2 Dielektrizitätskonstante des Vakuums ε 0 = 8, As/Vcm Planck sches Wirkungsquantum h = 6, Ws 2 bzw. h = h/2π = 1, Js

3 1 Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) CMOS-/Pseudo-NMOS-Inverter Es sind folgende Technologie-Parameter bekannt: Versorgungsspannung U DD = 1,2 V Gateoxid-Dicke t ox = 2 nm Rel. Dielektr.-konstante d. Gateoxids ε r,ox = 4 Dielektr.-konstante ε 0 = 8, As/Vm Schwellenspannungen U th,n = U th,p = 0,4 V Beweglichkeit der Elektronen u. Löcher µ n = 1200 cm 2 /Vs, µ p = 400 cm 2 /Vs 1.1 a) Ergänzen Sie den Querschnitt des CMOS-Inverters in Abb Geben sie die Dotierungen (n, p, n+, p+) an und beschriften Sie alle Anschlüsse (G, D, S, U DD, U SS, U E, U A ). p-substrat -kanal Abb. 1.1: CMOS-Inverter Querschnitt -kanal b) Aus welchen Komponenten setzt sich die Verlustleistung bei Schaltvorgängen zusammen? Integrierte Digitalschaltungen H10 - Seite 3 von 19

4 1 c) Bestimmen Sie den gesamten Leistungsverbrauch des CMOS-Inverters aus Abb Gegeben: L p = L n = W n = 0,1 µm, Wp W n = 3, f = 1 = 100 MHz, T t r = t f = 10 ps, C L = 2 af U DD 0 t r t f T C L Abb. 1.2: CMOS-Inverter Schaltung d) Im Folgenden wird ein Pseudo-NMOS-Inverter betrachtet. Zeichnen Sie das Schaltbild eines Pseudo-NMOS-Inverters und beschriften Sie die Anschlüsse (U DD, GND, U E und U A )! Integrierte Digitalschaltungen H10 - Seite 4 von 19

5 1 e) Bestimmen Sie die Arbeitsbereiche des n- und p-kanal Transistors im Pseudo-NMOS-Inverter für U E = U A = U DD. Begründen Sie Ihre Antwort! 2 f) Berechnen Sie das Kanalweitenverhältnis Wn W p mit dem ein symmetrisches Schaltverhalten im Pseudo-NMOS-Inverter erzeugt wird! Die Kanallängen des n- und p-kanal Transistors sind identisch und entsprechen der minimalen Kanallänge. Integrierte Digitalschaltungen H10 - Seite 5 von 19

6 1 1.2 MOSFET: In den Unteraufgaben a) und b) sind MOS-Feldeffekttransistoren und die Potentiale an deren Anschlüssen gegeben. Bestimmen Sie jeweils den Transistortyp (n- oder p-kanal), die Spannungen U GS und U DS und den Arbeitsbereich (gesperrt, linear, abgeschnürt) und tragen diese in die dafür vorgesehenen Tabellen ein! Hinweis: U th,n = U th,p = 0,4 V a) b) 1,3 V 1,2 V 0,6 V 0 V 0,3 V 1,5 V 1,5 V 0,7 V Transistortyp: Transistortyp U GS U GS = U DS U DS = Arbeitsbereich Arbeitsbereich: Transistortyp: U GS = U DS = Arbeitsbereich: Integrierte Digitalschaltungen H10 - Seite 6 von 19

7 2 Aufgabe 2: CMOS-Logik (25 Punkte) 2.1 In diesem Aufgabenpunkt sollen Varianten eines 2-Bit Gray-Codierers untersucht werden. Dieser codiert eine digital gespeicherte Zahl, so dass sich zwischen zwei benachbarten Zahlen nur noch ein Bit ändert. Hierdurch kann der Effekt von Bitfehlern minimiert werden. Die Wahrheitstabelle des Gray-Codierers ist in Abb. 2.1 dargestellt. Zahl E 1 E 0 Q 1 Q Abb. 2.1: Wahrheitstabelle eines 2-Bit Gray-Codierers a) Geben Sie die vereinfachten logischen Gleichungen des Gray-Codierers an! b) Zeichnen Sie die CMOS-Schaltung des Gray-Codierers auf Transistorebene! Sie können hierbei annehmen, dass die invertierten Eingangssignale zur Verfügung stehen. c) Auf einem programmierbaren Logikbaustein stehen nur NAND-Gatter zur Realisierung des Gray-Codierers zur Verfügung. Formen Sie die logischen Gleichungen des Gray-Codierers so um, dass nur NAND-Gatter und Inverter zur Realisierung benötigt werden! d) Zeichnen Sie das Schaltbild des Gray-Codierers! Benutzen Sie nur NAND-Gates! Nehmen Sie hierfür an, dass keine invertierten Eingangssignale zur Verfügung stehen! Hinweis: A = A A e) Geben Sie die minimale Anzahl der Logik-Transistoren an, die in verschiedenen Schaltungsvarianten für einen Gray-Codierer benötigt werden! Vervollständigen Sie hierzu die folgende Tabelle! Die Transistoren für die Invertierung der Eingangssignale sind hierbei bereits angegeben, d.h. die Invertierung muss nicht weiter berücksichtigt werden. CMOS-NAND- Transmission Komponente Transistortyp CMOS DCVSL Realisierung Gate-Logik Inverter n-mos p-mos Logik n-mos 8 p-mos 2 Integrierte Digitalschaltungen H10 - Seite 7 von 19

8 2 f) Geben Sie die benötigte Fläche für die in Aufgabenpunkt 2.1e) behandelten Schaltungsvarianten an! Berücksichtigen Sie sowohl Logik- als auch Inverter- Transistoren. Für die Fläche der n- bzw p-transistoren gilt: A n = 800 nm 2, A p = 2000 nm 2 Abb. 2.2: CMOS-Schaltung 2.2 Gegeben ist das Pull-Up-Netzwerk einer CMOS-Schaltung in Abb Für die Eingangskapazität der nachfolgenden Schaltung gelte C L = 50 ff. Verwenden Sie die Näherungen des einfachen RC-Modells mit folgenden Parametern: C GS,n = C GD,n = 1 2 C ox,n = 10 ff C GS,p = C GD,p = 1 2 C ox,p = 15 ff C DB,p = C SB,p = C DB,n = C SB,n 0 a) Zeichnen Sie das zugehörige Pull-Down-Netzwerk in Abb. 2.2 ein! b) Benennen Sie alle Knoten! Geben Sie die logischen Pegel der Knoten für die Zustände Z 1 = (A 1,B 1,C 1 ) = (1,0,0) und Z 2 = (1,1,0) an! Integrierte Digitalschaltungen H10 - Seite 8 von 19

9 2 c) Berechnen Sie die effektiv wirksamen Kapazitäten des Ausgangs Q und aller Knoten für den Zustandswechsel von Z 1 zu Z 2! d) Das Pull-Up-Netzwerk soll so modifiziert werden, dass die Umladezeit t HL für den Zustandswechsel von Z 1 zu Z 2 minimiert wird. Zeichnen Sie die resultierende Schaltung! Verändern Sie dabei weder Schaltungsfunktion noch Schaltungsart! Integrierte Digitalschaltungen H10 - Seite 9 von 19

10 3 Aufgabe 3: Schaltwerke und Speicher (25 Punkte) 3.1 Master-Slave-D-Flip-Flop a) Zeichnen Sie ein beliebiges statisches Master-Slave-D-Flip-Flop auf Transistorebene! Kennzeichnen Sie alle Ein- und Ausgänge! b) Was ist der Unterschied zwischen einem Latch und einem Flip-Flop? Kennzeichnen Sie alle auftretenden Latches in dem vorherigen Aufgabenpunkt! Integrierte Digitalschaltungen H10 - Seite 10 von 19

11 3 c) Ergänzen Sie das Diagramm aus Abb. 3.1 um die Ausgangssignale Q Master und Q Slave! Das eingesetzte Flip-Flop ist positiv flankengesteuert! Des Weiteren ist das Flip-Flop ideal. Es treten somit keine Verzögerungszeiten auf. CLK 1 0 D Master Q Master Q Slave 1 0 t Abb. 3.1: Zeitlicher Verlauf der Signale an einem Master-Slave-D-Flip-Flop d) Welche zeitlichen Bedingungen müssen eingehalten werden, damit ein Latch ein Eingangssignal sicher speichern kann? e) Mit welcher maximalen Taktfrequenz f CLK kann ein Master-Slave-D-Flip-Flop betrieben werden, wenn folgende Werte gegeben sind? 1.) t c q =0,5 ns, t su = t hold = 0,1 ns 2.) t c q =0,1 ns, t su = 0,3 ns, t hold = 50 ps Integrierte Digitalschaltungen H10 - Seite 11 von 19

12 3 f) Drei aufeinanderfolgende Logikblöcke L1, L2 und L3 sollen in eine Pipelining- Struktur eingebaut werden, die mit einem Takt von 1 GHz getaktet ist. Zur Verfügung stehen die Master-Slave-D-Flip-Flops aus dem vorherigen Aufgabenpunkt. Berechnen Sie die Möglichkeit die Flip-Flops mit den Logikgattern zu kombinieren! Zeichnen Sie eine mögliche Pipelining Struktur auf! Benutzen Sie dafür eine minimale Anzahl an Flip-Flops. Die Kenndaten der Logikblöcke sind t p,l1 = 200 ps, t p,l2 = 100 ps und t p,l3 = 500 ps! 1.) Verwendung des Master-Slave-D-Flip-Flops mit den Kenndaten: t c q =0,5 ns, t su = t hold = 0,1 ns 2.) Verwendung des Master-Slave-D-Flip-Flops mit den Kenndaten: t c q =0,1 ns, t su = 0,3 ns, t hold = 50 ps 3.2 Allgemeine Fragen zu Floating Gate Transistoren. a) In welchen Speichertypen werden Floating Gate Transistoren eingesetzt? Nennen Sie drei unterschiedliche Speichertypen! Integrierte Digitalschaltungen H10 - Seite 12 von 19

13 3 b) Zeichnen Sie den physikalischen Querschnitt eines n-kanal Floating Gate Transistors und bezeichnen Sie die Dotierungen und Kontakte! c) Der Floating Gate Transistor soll eine logische 1 speichern. Ergänzen Sie die Zeichnung aus dem vorherigen Aufgabenpunkt, so dass klar wird, das eine logische 1 gespeichert wurde. Hinweis Der logische Zustand 1 entspricht einem sperrenden Transistor. Integrierte Digitalschaltungen H10 - Seite 13 von 19

14 4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) 4.1 Bestimmen Sie für die folgenden VHDL-Codeausschnitte den Wert des Signals X. Die Signale A, B und C sind vom Typ std_logic und besitzen die Werte: A= 1, B= 0 und C= 0. a) X <= (C and B) or (A and (B xor C)); X = b) process(a, B, C) begin if A = 0 then X <= 0 ; else X <= (A xor C) or (B and C); end if; end process; X = c) X <= A or ((B and (not (C))) xor (A and (not (B)))); X = Integrierte Digitalschaltungen H10 - Seite 14 von 19

15 4 4.2 a) Vervollständigen Sie den Quellcode der Entity MUX des in Abb. 4.1 dargestellten 2:1 1-Bit Multiplexer! Entity MUX is port( -- Vervollständigen Sie die Entity hier! Abb. 4.1: Komponente MUX ); end MUX; b) Bei einem 2:1 Multiplexer führt der select Wert SEL von 0 zu einer Verbindung zwischen D0 und dem Ausgang, während ein Wert von 1 den Eingang D1 und den Ausgang verbindet. Vervollständigen Sie die Wahrheitstabelle des 2:1 Multiplexer in Abb. 4.2! D1 D0 SEL X Abb. 4.2: Wahrheitstabelle für das 2:1 Multiplexer. Integrierte Digitalschaltungen H10 - Seite 15 von 19

16 4 c) Geben Sie die vereinfachten logischen Gleichungen für den Ausgang X unter Benutzung des Karnaugh-Veitch-Diagramms an! X = d) Zeichnen Sie das Schaltbild des 2:1 Multiplexers unter Benutzung der in Abb. 4.3 dargestellten Komponenten! Abb. 4.3: Zur Verfügung stehende Gatter. Integrierte Digitalschaltungen H10 - Seite 16 von 19

17 4 e) Vervollständigen Sie den folgenden Quellcode indem Sie die Funktion des 2:1 Multiplexers als Datenflussbeschreibung einfügen! architecture dataflow1 of MUX is begin -- Fügen Sie die Datenflussbeschreibung hier ein! end dataflow1; f) Gegeben ist das in Abb. 4.4 dargestellte D-FlipFlop mit Synchronen Reset- Eingang. Vervollständigen Sie den Quellcode indem Sie die Verhaltensbeschreibung des D-FlipFlops einfügen. entity DFF is port ( D, CLK, Reset : in std_logic; Q : out std_logic); end entity DFF; architecture verhalten of DFF is Abb. 4.4: Komponente DFF begin -- Fügen Sie die Verhaltensbeschreibung hier ein! end architecture verhalten; Integrierte Digitalschaltungen H10 - Seite 17 von 19

18 4 g) Das D-FlipFlop und der 2:1 Multiplexer werden zu der in Abb. 4.5 dargestellten Schieberegister-Zelle (RegCell) verschaltet. Vervollständigen Sie den Quellcode indem Sie die Strukturbeschreibung der RegCell-Komponente einfügen! entity RegCell is port ( SHIFT, SI, CLK, Reset : in std_logic; Q : out std_logic); end entity RegCell; architecture struktur of RegCell is begin end struktur; Integrierte Digitalschaltungen H10 - Seite 18 von 19

19 4 Abb. 4.5: Komponente RegCell Integrierte Digitalschaltungen H10 - Seite 19 von 19

20 1 Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte) CMOS-/Pseudo-NMOS-Inverter 1.1 a) Ergänzen Sie den Querschnitt des CMOS-Inverters in Abb Geben sie die Dotierungen (n, p, n+, p+) an und beschriften Sie alle Anschlüsse (G, D, S, U DD, U SS, U E, U A ). S(U p DD) G(U) S n(gnd) p E D(U) p A D(U) n A G(U) n E p+ p+ n+ n+ p -kanal p-substrat n -kanal Abb. 1.1: CMOS-Inverter Querschnitt b) Aus welchen Komponenten setzt sich die Verlustleistung bei Schaltvorgängen zusammen? Dynamische Verlustleistung Verlustleistung durch Querströme Integrierte Digitalschaltungen H10 - Seite 1 von 17

21 1 c) Bestimmen Sie den gesamten Leistungsverbrauch des CMOS-Inverters aus Abb Gegeben: L p = L n = W n = 0,1 µm, Wp W n = 3, f = 1 = 100 MHz, T t r = t f = 10 ps, C L = 2 af U DD 0 t r t f T C L Abb. 1.2: CMOS-Inverter Schaltung P ges = P Q + P dyn = k 12 (U DD 2U th,n ) 3 τ T + C L f U 2 DD k = k n = µ nε r ε 0 t ox Wn L n = 2,12 ma V 2 P Q = ma 2,12 V 2 (1,2 V 0,8 V) 3 10 ps 100 MHz = 11,31 nw 12 P dyn = 2 af 100 MHz (1,2 V) 2 = 288 nw P ges = 11,31 nw nw = 299,31 nw d) Im Folgenden wird ein Pseudo-NMOS-Inverter betrachtet. Zeichnen Sie das Schaltbild eines Pseudo-NMOS-Inverters und beschriften Sie die Anschlüsse (U DD, GND, U E und U A )! U DD GND G S B D U A U E G D B S GND Integrierte Digitalschaltungen H10 - Seite 2 von 17

22 1 e) Bestimmen Sie die Arbeitsbereiche des n- und p-kanal Transistors im Pseudo-NMOS-Inverter für U E = U A = U DD. Begründen Sie Ihre Antwort! 2 n-kanal: U GS = U DD 2, U DS = U DD 2 U DS > U DS,sat = U GS U th,n abgeschnürt p-kanal: U GS = U DD, U DS = U DD 2 U DS < U DS,sat = U GS U th,p linear f) Berechnen Sie das Kanalweitenverhältnis Wn W p mit dem ein symmetrisches Schaltverhalten im Pseudo-NMOS-Inverter erzeugt wird! Die Kanalweiten des n- und p-kanal Transistors sind identisch und entsprechen der minimalen Kanallänge. symmetrisches Schaltverhalten U E = U A = U DD 2 n-kanal: abgeschnürt p-kanal: linear k n I D,n = I D,p [ (U GS,p U th,p ) U DS,p 1 2 U2 DS,p 2 (U GS,n U th,n ) 2 = k p ( ) 2 k n 2 UDD 2 U th,n = k p ( U DD U th,p ) ( U DD 2 ) 1 2 ] ( U DD 2 ) 2 k n k p = 15 W n W p = 15 µp = 5 µ n Integrierte Digitalschaltungen H10 - Seite 3 von 17

23 1 1.2 MOSFET: In den Unteraufgaben a) und b) sind MOS-Feldeffekttransistoren und die Potentiale an deren Anschlüssen gegeben. Bestimmen Sie jeweils den Transistortyp (n- oder p-kanal), die Spannungen U GS und U DS und den Arbeitsbereich (gesperrt, linear, abgeschnürt) und tragen diese in die dafür vorgesehenen Tabellen ein! Hinweis: U th,n = U th,p = 0,4 V a) b) 1,3 V 1,2 V 0,6 V 0 V 0,3 V 1,5 V 1,5 V 0,7 V Transistortyp: Transistortyp n-kanal Transistortyp: p-kanal U GS U GS = 1 V U GS = -0,3 V U DS U DS = Arbeitsbereich Arbeitsbereich: 0,3 V linear U DS = Arbeitsbereich: -0,8 V gesperrt Integrierte Digitalschaltungen H10 - Seite 4 von 17

24 2 Aufgabe 2: CMOS-Logik (25 Punkte) 2.1 a) Q 0 = A 1 A 0 + A 1 A 0 Q 1 = A 1 b) Abb. 2.1: CMOS-Realisierung des Gray-Codierers c) Q 0 = A 1 A 0 + A 1 A 0 = A 1 A 0 + A 1 A 0 = A 1 A 0 A 1 A 0 Q 1 = A 1 Integrierte Digitalschaltungen H10 - Seite 5 von 17

25 2 d) Abb. 2.2: NAND-Realisierung des Gray-Codierers e) CMOS-NAND- Transmission-Gate- Komponente Transistortyp CMOS DCVSL Realisierung Logik Inverter n-mos p-mos Logik n-mos p-mos A CMOS = 6 A n + 6 A p = nm 2 A DCVSL = 8 A n + 2 A p = nm 2 A NAND = 10 A n + 10 A p = nm 2 A TGL = 4 A n + 4 A p = nm 2 f) 2.2 a) Abb. 2.3: CMOS-Schaltung Integrierte Digitalschaltungen H10 - Seite 6 von 17

26 2 b) (Ergebnis ist abhängig von der Anordnung der Transistoren A und B im Pull-Down- Netzwerk!) K 1 (Z 1 ) = 1 Q(Z 1 ) = 1 K 2 (Z 1 ) = 1 K 1 (Z 2 ) = 0 Q(Z 2 ) = 0 K 2 (Z 2 ) = 0 c) (Ergebnis ist abhängig von der Anordnung der Transistoren A und B im Pull-Down- Netzwerk!) C K1 = 3 C GD,p + C GS,p = 4 15 ff = 60 ff C Q = C GD,p + C GD,n + C GD,n + C L = 15 ff ff + 50 ff = 85 ff C K2 = 1 C GS,n + 2 C GD,n = 10 ff ff = 30 ff d) Integrierte Digitalschaltungen H10 - Seite 7 von 17

27 3 Aufgabe 3: Schaltwerke und Speicher (25 Punkte) 3.1 Master-Slave-D-Flip-Flop a) Zeichnen Sie ein beliebiges statisches Master-Slave-D-Flip-Flop auf Transistorebene! Kennzeichnen Sie alle Signal Ein- und Ausgänge! D Q Latch Latch b) Was ist der Unterschied zwischen einem Latch und einem Flip-Flop? Kennzeichnen Sie alle auftretenden Latches in dem vorherigen Aufgabenpunkt! Latch: zustandsgesteuert Flip-Flop: flankengesteuert Integrierte Digitalschaltungen H10 - Seite 8 von 17

28 3 c) Ergänzen Sie das Diagramm aus Abb. 3.1 um die Ausgangssignale Q Master und Q Slave! Das eingesetzte Flip-Flop ist positiv flankengesteuert! Des Weiteren ist das Flip-Flop ideal. Es treten somit keine Verzögerungszeiten auf. CLK 1 0 D Master Q Master Q Slave 1 0 t Abb. 3.1: Zeitlicher Verlauf der Signale an einem Master-Slave-D-Flip-Flop d) Welche zeitlichen Bedingungen müssen eingehalten werden, damit ein Latch ein Eingangssignal sicher speichern kann? t hold < t c q und t c q + t su < T clk e) Mit welcher maximalen Taktfrequenz f CLK kann ein Master-Slave-D-Flip-Flop betrieben werden, wenn folgende Werte gegeben sind? 1.) t c q =0,5 ns, t su = t hold = 0,1 ns Bedingung t hold < t c q erfüllt. f CLK < 1 t c q +t su = 1, 6GHz 2.) t c q =0,1 ns, t su = 0,3 ns, t hold = 50 ps Bedingung t hold < t c q erfüllt. f CLK < 1 t c q +t su = 2,5GHz Integrierte Digitalschaltungen H10 - Seite 9 von 17

29 3 f) Drei aufeinanderfolgende Logikblöcke L1, L2 und L3 sollen in eine Pipelining- Struktur eingebaut werden, die mit einem Takt von 1 GHz getaktet ist. Zur Verfügung stehen die Master-Slave-D-Flip-Flops aus dem vorherigen Aufgabenpunkt. Berechnen Sie die Möglichkeit die Flip-Flops mit den Logikgattern zu kombinieren! Zeichnen Sie eine mögliche Pipelining Struktur auf! Benutzen Sie dafür eine minimale Anzahl an Flip-Flops. Die Kenndaten der Logikblöcke sind t p,l1 = 200 ps, t p,l2 = 100 ps und t p,l3 = 500 ps! 1.) Verwendung des Master-Slave-D-Flip-Flops mit den Kenndaten: t c q =0,5 ns, t su = t hold = 0,1 ns T CLK =1 ns; t c q + t p,l3 + t su =0,5 ns+0,5 ns+0,1 ns=1,1 ns Die Bedingung T CLK > t c q + t p,l3 + t su ist für L3 nicht erfüllt. Mit diesem Flip-Flop lässt sich die Pipelining Struktur nicht realisieren. 2.) Verwendung des Master-Slave-D-Flip-Flops mit den Kenndaten: t c q =0,1 ns, t su = 0,3 ns, t hold = 50 ps L1+L2: T CLK =1 ns; t c q + t p,l1 + t p,l2 + t su =0,1 ns+0,2 ns+0,1 ns +0,3 ns=0,7 ns L3: T CLK =1 ns; t c q + t p,l3 + t su =0,1 ns+0,5 ns+0,3 ns=0,8 ns Die Bedingungen T CLK > t c q + t p,l1 + t p,l2 + t su und T CLK > t c q + t p,l3 + t su sind erfüllt. Mit diesem Flip-Flop lässt sich die Pipelining Struktur realisieren. In FF L1 L2 FF L3 FF Out 3.2 Allgemeine Fragen zu Floating Gate Transistoren. a) In welchen Speichertypen werden Floating Gate Transitoren eingesetzt? Nennen Sie drei unterschiedliche Speichertypen! Antwort: EPROM, EEPROM, Flash Integrierte Digitalschaltungen H10 - Seite 10 von 17

30 3 b) Zeichnen Sie den physikalischen Querschnitt eines n-kanal Floating Gate Transistors und bezeichnen Sie die Dotierungen und Kontakte! Ergänzung A3.1c) c) Der Floating Gate Transistor soll eine logische 1 speichern. Ergänzen Sie die Zeichnung aus dem vorherigen Aufgabenpunkt, so dass klar wird, das eine logische 1 gespeichert wurde. Hinweis Der logische Zustand 1 entspricht einem sperrenden Transistor. Integrierte Digitalschaltungen H10 - Seite 11 von 17

31 4 Aufgabe 4: VHDL und Hochintegration (25 Punkte) 4.1 Bestimmen Sie für die folgenden VHDL-Codeausschnitte den Wert des Signals X. Die Signale A, B und C sind vom Typ std_logic und besitzen die Werte: A= 1, B= 0 und C= 0. a) X <= (C and B) or (A and (B xor C)); X = 0 b) process(a, B, C) begin if A = 0 then X <= 0 ; else X <= (A xor C) or (B and C); end if; end process; X = 1 c) X <= A or ((B and (not (C))) xor (A and (not (B)))); X = 1 Integrierte Digitalschaltungen H10 - Seite 12 von 17

32 4 4.2 a) Vervollständigen Sie den Quellcode der Entity MUX des in Abb. 4.1 dargestellten 2:1 1-Bit Multiplexer! Entity MUX is port( SEL : in std_logic; D0 : in std_logic; D1 : in std_logic; X : out std_logic end ); MUX; Abb. 4.1: Komponente MUX b) Bei einem 2:1 Multiplexer führt der select Wert SEL von 0 zu einer Verbindung zwischen D0 und dem Ausgang, während ein Wert von 1 den Eingang D1 und den Ausgang verbindet. Vervollständigen Sie die Wahrheitstabelle des 2:1 Multiplexer in Abb. 4.2! D1 D0 SEL X Abb. 4.2: Wahrheitstabelle für das 2:1 Multiplexer. c) Geben Sie die vereinfachten logischen Gleichungen für den Ausgang X unter Benutzung des Karnaugh-Veitch-Diagramms an! Siehe Abb. 4.3! d) Zeichnen Sie das Schaltbild des 2:1 Multiplexers unter Benutzung der in Abb. 4.4 dargestellten Komponenten! Siehe Abb. 4.5! Integrierte Digitalschaltungen H10 - Seite 13 von 17

33 4 Abb. 4.3: Karnaugh-Veitch-Diagramm der Komponente MUX. Abb. 4.4: Zur Verfügung stehende Gatter. Abb. 4.5: Logik der Komponente MUX. e) Vervollständigen Sie den folgenden Quellcode indem Sie die Funktion des 2:1 Multiplexers als Datenflussbeschreibung einfügen! architecture dataflow1 of MUX is begin X <= (SEL and D1) or ((not(sel)) and D0); end dataflow1; Integrierte Digitalschaltungen H10 - Seite 14 von 17

34 4 f) Gegeben ist das in Abb. 4.6 dargestellte D-FlipFlop mit Synchronen Reset- Eingang. Vervollständigen Sie den Quellcode indem Sie die Verhaltensbeschreibung des D-FlipFlops einfügen. entity DFF is port ( D : in std_logic; CLK : in std_logic; Reset : in std_logic; Q : out std_logic); end entity DFF; architecture verhalten of DFF is signal q_int: std_logic; Abb. 4.6: Komponente DFF begin process(clk) begin if rising_edge(clk) then if Reset = 1 then q_ing <= 0 ; else q_int <= D; end if; end if; end process; Q <= q_int; end architecture verhalten; Integrierte Digitalschaltungen H10 - Seite 15 von 17

35 4 g) Das D-FlipFlop und der 2:1 Multiplexer werden zu der in Abb. 4.7 dargestellten Schieberegister-Zelle (RegCell) verschaltet. Vervollständigen Sie den Quellcode indem Sie die Strukturbeschreibung der RegCell-Komponente einfügen! entity RegCell is port ( SHIFT, SI, CLK, Reset : in std_logic; Q : out std_logic); end entity RegCell; architecture struktur of RegCell is component MUX port( SEL, D0, D1 : in std_logic; X : out std_logic); end component; component DFF port( D, CLK, Reset : in std_logic; Q : out std_logic); end component; signal q_int: std_logic; signal x_int: std_logic; begin comp: MUX port map( SEL => SHIFT, D0 => SI, D1 => q_int, X => x_int); comp: DFF port map( D => x_int, CLK => CLK, Reset => Reset, Q => q_int); Q <= q_int; end struktur; Integrierte Digitalschaltungen H10 - Seite 16 von 17

36 4 Abb. 4.7: Komponente RegCell Integrierte Digitalschaltungen H10 - Seite 17 von 17