Digitaltechnik und Rechnerstrukturen. 2. Entwurf eines einfachen Prozessors
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- Lars Siegel
- vor 7 Jahren
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1 Digitaltechnik und Rechnerstrukturen 2. Entwurf eines einfachen Prozessors 1
2 Rechnerorganisation Prozessor Speicher Eingabe Steuereinheit Instruktionen Cachespeicher Datenpfad Daten Hauptspeicher Ausgabe Massenspeicher 2
3 Instruction Set Architecture (ISA) 3
4 Eigenschaften guter Schnittstellen 4
5 ISA Klassifikation 5
6 Stack-Architekturen 6
7 Akkumulator-Architekturen 7
8 Allgemeine Register 8
9 Register-Speicher oder CISC 9
10 Register-Register oder Load-Store 10
11 Varianten 11 (VLIW)
12 Ein typischer RISC -bit fixed format instruction (3 formats) -bit GPR (R0 contains zero, DP take pair) 3-address, reg-reg arithmetic instruction Single address mode for load/store: base + displacement no indirection Simple branch conditions Delayed branch see: SPARC, MIPS, HP PA-Risc, DEC Alpha, IBM PowerPC, CDC 6600, CDC 7600, Cray-1, Cray-2, Cray-3 12
13 MIPS-Instruktionsformate I-Typ (Immediate) op rs rt immediate R-Typ (Register) J-Typ (Jump) op rs rt rd func 6 26 op target op func rs rd rt immediate target Operationscode Funktion Source-Register Destination-Register Target-Register, Sprungbedingung Direktoperand, Addressoffset Sprungadresse 13
14 MIPS-lite Datentransfer LW rt, immediate(rs) (I) SW immediate(rt), rs (I) Arithmetische/Logische Operationen ADD rd, rs, rt (R) SUB rd, rs, rt (R) ORI rt, rs, immediate (I) Kontrolloperationen BEQ rs, immediate (I) JUMP target (J) 14
15 RTL-Beschreibung LW R[rt] M[R[rs] + sign_ext(immediate)] PC PC + 4 SW M[R[rt] + sign_ext(immediate)] R[rs] PC PC + 4 ADD R[rd] R[rs] + R[rt] PC PC + 4 SUB R[rd] R[rs] - R[rt] PC PC + 4 ORI R[rt] R[rs] OR zero_ext(immediate) PC PC + 4 BEQ if (R[rs] = 0) then PC PC + 4*sign_ext(immediate) else PC PC + 4 JUMP PC 4*zero_ext(target) 15
16 IF-Einheit PC PC PC I-Speicher adr data Clk 16
17 ADD, SUB R[rd] R[rs] op R[rt] rd rs rt ALUOp rwsel rw x -bit Register WrEn rasel rbsel ra rb RegWr Clk 17
18 ORI R[rt] R[rs] OR zero_ext(immediate) rt rd rwdst rs ALUOp rwsel rw rasel x -bit Register rbsel ra rb ALUSrc WrEn RegWr Clk zero_ext immediate
19 LW rwdst rt rd 5 rs R[rt] M[R[rs] + sign_ext(immediate)] 5 5 ALUOp rwsel rw RegWr rasel x -bit Register WrEn Clk rbsel ra rb ext 16 ALUSrc ExtOp adr D-Speicher din dout WrEn rwsrc immediate MemWr Clk 19
20 SW M[R[rt] + sign_ext(immediate)] R[rs] rasrc rwdst rt rd 5 rs rt rt rs 5 5 rbsrc ALUOp rwsel rw RegWr rasel x -bit Register WrEn Clk rbsel ra rb ext 16 ALUSrc ExtOp adr D-Speicher din dout WrEn rwsrc immediate 20 MemWr Clk
21 BEQ if (R[rs] = 0) then PC PC + 4*sign_ext(immediate) else PC PC + 4 rasrc rwdst immediate rt rd *sign_ext( ) rs rt 5 rt rs 5 rbsrc 4 PCAdd PC I-Speicher adr data rwsel rw rasel x -bit Register WrEn rbsel ra rb =0 Equal RegWr Clk 21
22 JUMP target PC 4*zero_ext(target) 26 4*zero_ext( ) PCSrc immediate rt rd 16 4* sign_ext( ) rt rs rt rs 4 PC I-Speicher adr data rasrc rwdst rwsel rw 5 rasel 5 x -bit Register WrEn 5 rbsel ra rb rbsrc PCAdd =0 Equal PC Clk RegWr Clk 22
23 Einzyklen-Datenpfad rasrc rwdst target 26 PCSrc 4* zero_ext( ) 16 I-Speicher immediate 4* sign_ext( ) PC adr data rt rd rs rt rt rs Equal 4 PC rbsrc Clk =0 PCAdd rwsel rasel rbsel ALUOp rwsrc ra x -bit ALUSrc rw Register rb WrEn adr D-Speicher din dout RegWr Clk ext ExtOp WrEn 16 immediate 23 MemWr Clk
24 Einzyklen-Datenpfad rasrc rwdst target 26 PCSrc 4* zero_ext( ) 16 I-Speicher immediate 4* sign_ext( ) PC adr data rt rd rs rt rt rs Equal 4 PC rbsrc Clk =0 PCAdd rwsel rasel rbsel ALUOp rwsrc ra x -bit ALUSrc rw Register rb WrEn adr D-Speicher din dout RegWr Clk ext ExtOp WrEn 16 immediate 24 MemWr Clk
25 Kritischer Pfad - LW-Instruktion rasrc rwdst t su target 26 PCSrc 4* zero_ext( ) t pd, t acc Clk Q 16 I-Speicher immediate 4* sign_ext( ) PC adr data rt rd rs rt rtt rs pd Equal 4 PC rbsrc Clk t t skew acc =0 rwsel rasel rbsel PCAdd ALUOp rwsrc ra x -bit ALUSrc t pd rw Register t acc rb WrEn adr D-Speicher t pd din dout RegWr Clk ext ExtOp WrEn 16 immediate 25 MemWr Clk
26 Multizyklen-Implementierung <26..31> op PCAdd I-Speicher adr data <0..10> func PCSrc Equal RegWr rwdst Steuerwerk rasrc rbsrc rwsrc ExtOp Datenpfad ALUOp ALUSrc MemWr <21..25> <16..20> <11..15> <0..15> rs rt rd immediate 26
27 Bedeutung der Kontrollsignale PCAdd: 0: 4, 1: 4*sign_ext(immediate) PCSrc: 0: PC, 1: 4*zero_ext(target) RegWr: Registerfile schreiben rwdst: 0: rt, 1: rd rasrc: 0: rs, 1: rt rbsrc: 0: rt, 1: rs rwsrc: 0: dout, 1: ALU ExtOp: zero, sign ALUOp: add, sub, or ALUSrc: 0: ext(immediate), 1: rb MemWr: D-Speicher schreiben 27
28 Codierung der Kontrollsignale LW R[rt] M[R[rs] + sign_ext(immediate)]; PC PC + 4 rasrc = rs, ALUSrc = ext(immediate), ExtOp = sign, ALUOp = add, rwsrc = dout, rwdst = rt, RegWr, PCAdd = 4, PCSrc = PC SW M[R[rt] + sign_ext(immediate)] R[rs]; PC PC + 4 rasrc = rt, rbsrc = rs, ALUSrc = ext(immediate), ExtOp = sign, ALUOp = add, MemWr, PCAdd = 4, PCSrc = PC ADD R[rd] R[rs] + R[rt]; PC PC + 4 rasrc = rs, rbsrc = rt; ALUSrc = rb, ALUOp = add, rwsrc = ALU, rwdst = rd, RegWr, PCAdd = 4, PCSrc = PC 28
29 Codierung der Kontrollsignale SUB R[rd] R[rs] - R[rt]; PC PC + 4 rasrc = rs, rbsrc = rt; ALUSrc = rb, ALUOp = sub, rwsrc = ALU, rwdst = rd, RegWr, PCAdd = 4, PCSrc = PC ORI R[rt] R[rs] OR zero_ext(immediate); PC PC + 4 rasrc = rs, ALUSrc = ext(immediate), ExtOp = zero, ALUOp = or, rwsrc = ALU, rwdst = rt, RegWr, PCAdd = 4, PCSrc = PC 29
30 Codierung der Kontrollsignale BEQ if (R[rs] = 0) then PC PC + 4*sign_ext(immediate) else PC PC + 4 rasrc = rs, if Equal then PCAdd = 4*sign_ext(immediate) else PCAdd = 4, PCSrc = PC JUMP PC 4*zero_ext(target) PCSrc = 4*zero_ext(target) 30
31 Bsp. LW rs rasrc rwdst target 26 PCSrc 4* zero_ext( ) 16 I-Speicher immediate 4* sign_ext( ) PC adr data rt rd rs rt rt rs Equal 4 PC rbsrc 4 Clk =0 PCAdd rwsel rasel rbsel ALUOp add rwsrc dout ra x -bit ALUSrc rw Register ext rb WrEn adr D-Speicher din dout RegWr Clk ext ExtOp 1 WrEn 16 sign PC immediate 31 MemWr Clk
32 Logikimplementation der Kontrollsignale PCAdd: PCSrc: RegWr: rwdst: rasrc: rbsrc: rwsrc: ExtOp: ALUOp: ALUSrc: MemWr: (op = BEQ) & Equal (op = JUMP) (op = LW) + (op = ADD) + (op = SUB) + (op = ORI) (op = ADD) + (op = SUB) (op = SW) (op = SW) (op = ADD) + (op = SUB) + (op = ORI) if (op = ORI) then zero else sign if (op = SUB) then sub elsif (op = ORI) then or else add (op = ADD) + (op = SUB) (op = SW)
33 Codierung der Kontrollsignale Instruktion op func op PCAdd LW SW ADDU SUBU ORI BEQ JUMP Equal Steuerwerk (I) PCSrc RegWr rwdst rasrc rbsrc rwsrc ExtOp ALUSrc MemWr ALUOp add 00 sub 01 ExtOp sign 0 zero 1 op func Steuerwerk (II) ALUOp or 10 33
34 Instruktionsausführungszeiten LW PC Instruktion lesen Register lesen ALU Daten lesen Register schreiben SW PC Instruktion lesen Register lesen ALU Daten schreiben ADD, SUB, ORI PC Instruktion lesen Register lesen ALU Register schreiben BEQ PC Instruktion lesen Register lesen =0 Register schreiben JUMP PC Instruktion lesen Ext. Register schreiben 34
35 Partitionierung des Datenpfads nächster PC nächster PC PC PC Instruktion lesen Instruktion lesen I-Fetch Register lesen Register lesen R-Fetch ALU ALU Execute Speicher lesen Speicher lesen Memory Access Sp. schreiben Reg. schreiben Sp. schreiben Reg. schreiben Write Back 35
36 Multizyklen-Datenpfad nächster PC PC Instruktion lesen IR I-Fetch Register lesen B A R-Fetch ALU R Execute Sp. schreiben Speicher lesen M Reg. schreiben 36 Memory Access Write Back
37 Multizyklen-Datenpfad 37 rs x -bit Register RegWr ALUOp ra rb rw rasel rwsel rbsel ext ALUSrc D-Speicher adr rwsrc din dout ExtOp WrEn MemWr WrEn PC 4 4* sign_ext( ) immediate I-Speicher adr data =0 immediate 4* zero_ext( ) target PCSrc rd rt rwdst Equal PCAdd PC rs rt rbsrc rt rasrc PCEn IR IREn A AEn B BEn R REn M MEn SW op func
38 RTL-Beschreibung des Multizyklendatenpfads LW SW ADD IR M[PC] A R[rs] R A + sign_ext(ir.immediate) M M[R] R[rt] M; PC PC + 4 IR M[PC] A R[rt]; B R[rs] R A + sign_ext(ir.immediate) M[R] B; PC PC + 4 IR M[PC] A R[rs]; B R[rt] R A + B R[rd] R; PC PC
39 RTL-Beschreibung des Multizyklendatenpfads SUB ORI BEQ JUMP IR M[PC] A R[rs]; B R[rt] R A - B R[rd] R; PC PC + 4 IR M[PC] A R[rs] R A OR zero_ext(ir.immediate) R[rt] R; PC PC + 4 IR M[PC] A R[rs] if (A = 0) then PC ΧPC + 4*sign_ext(IR.immediate) else PC PC + 4 IR M[PC] PC 4*zero_ext(IR.target) 39
40 Zustandsdiagramm des Steuerwerks ~SW IR M[PC] SW I-Fetch A R[rs] B R[rt] A R[rt] B R[rs] R-Fetch R-Type ORI BEQ & Equal BEQ & ~Equal JUMP LW Execute R A op B R A OR ZXI PC PC + SXI PC PC + 4 PC ZXT R A + SXI R A + SXI Memory M M[R] M[R] B PC PC + 4 R[rd] R PC PC + 4 R[rt] R PC PC + 4 R[rt] Χ M PC PC + 4 Write Back 40
41 Codierung der RTL-Operationen RTL-Operation Kontrollsignale IR M[PC] IREn A R[rs] rasrc = rs, AEn B R[rt] rbsrc = rt, BEn A R[rt] rasrc = rt, AEn B R[rs] rbsrc = rs, BEn R A + B ALUSrc = rb; ALUOp = add; REn R A - B ALUSrc = rb; ALUOp = sub; REn R A OR ZXI ALUSrc = ext; ExtOp = zero; ALUOp = or; REn R A + SXI ALUSrc = ext; ExtOp = sign; ALUOp = add; REn PC PC + SXI PCSrc = PC ; PCAdd = 4*sign_ext(immediate); PCEn PC PC + 4 PCSrc = PC ; PCAdd = 4; PCEn PC ZXT PCSrc = 4*zero_ext(target); PCEn M M[R] MEn M[R] B MemWr R[rd] R rwsrc = ALU; rwdst = rd; RegWr R[rt] M rwsrc = dout; rwdst = rt; RegWr 41
42 Realisierung des Steuerwerks (I) Implementierung der FSM des Steuerwerkes Eingänge (op, func, Equal) 18 Ausgänge Zustand 42
43 Zustandscodierung des Steuerwerks ~SW IR M[PC] 0000 SW I-Fetch R-Type ORI BEQ & Equal A R[rs] B R[rt] BEQ & ~Equal JUMP LW A R[rt] B R[rs] R-Fetch Execute R A op B R A OR ZXI PC PC + SXI PC PC + 4 PC ZXT R A + SXI 0011 R A + SXI Memory M M[R] 1011 M[R] B PC PC R[rd] R PC PC R[rt] R PC PC R[rt] M PC PC Write Back 43
44 Wahrheitstabelle des Steuerwerks Z op Eq Z IR ra rb A B Ext ALU ALU R Mem M rw rw Reg PC PC PC En Src Src En En Op Src Op En Wr En Src Dst Wr Add Src En 44
45 Wahrheitstabelle des Steuerwerks R: ORI: BEQ: BEQ: JUMP: LW: SW: Z op Eq Z IR ra rb A B Ext ALU ALU R Mem M rw rw Reg PC PC PC En Src Src En En Op Src Op En Wr En Src Dst Wr Add Src En 0000 SW ~SW R ORI BEQ JUMP LW op zero 0 or sign 0 add sign 0 add
46 CPI Operation F i CPI i CPI i x F i ALU 50% 4 2 Load 20% 5 1 Store 10% Branch 20% CPI (Durchschnitt) 4 46
47 Speicherzugriffe mit Wartezyklen Speicher A D Rd/Wr Req Ack A R[rs] B R[rt] ~SW LW IR M[PC] 0000 SW A R[rt] B R[rs] I-Fetch R-Fetch Execute A R A + SXI R A + SXI Memory D Rd/Wr Req Ack ~Ack M M[R] 1011 Ack R[rt] M PC PC ~Ack M[R] B PC PC Ack Write Back 47
48 48 µsequencer µsequencerkontrollsignale Datenpfadkontrollsignale next µpc Map-ROM (Sprungspeicher) op Eq µinstruktion Datenpfad '0000' ) ( ],, [ ) ( 1 ) ( = = + = PC then rst next if Eq op PC ROM PC then ld next if PC PC then inc next if µ µ µ µ µ
49 Zustandsdiagramm für µsequencer ~SW IR M[PC] 0000 SW R-Type ORI ld A R[rs] B R[rt] BEQ & ~Equal ld JUMP A R[rt] B R[rs] LW ldbeq & ld Equal ld ld ld ld inc R A op B R A OR ZXI PC PC + SXI PC PC + 4 PC ZXT R A + SXI 0101 inc R[rd] R PC PC rst R[rt] R PC PC M M[R] R[rt] M PC PC + 4 R A + SXI inc 1000 rst 1101 M[R] B PC PC rst rst rst rst inc inc inc
50 µprogramm für µsequencer µpc next Kontrollsignale für Datenpfad Map-ROM: rst: R: ORI: BEQ: BEQ: JUMP: LW: SW: 0000 ld ld inc rst 0111 inc 1000 rst 1001 rst 1010 rst 1011 rst 1100 inc 1101 inc 1110 rst 0010 inc 0011 inc 0100 rst µpc Instr. Eq op Sprungadresse 0000 SW ~SW R ORI BEQ BEQ JUMP LW
51 Horizontale und vertikale µprogrammierung Horizontal:1 µinstruktionsbit/kontrollsignal... Vertikal: kodierte µinstruktionsfelder n n... 2 n 2 n 51
52 Digitaltechnik und Rechnerstrukturen 2a. Digitaler Entwurf 1
53 StateCharts Specification 2
54 Simulation Environment 3
55 Generated VHDL Code 4
56 Generated Interface 5
57 Generated Logic Design 6
58 Generated FPGA Cell Structure 7
59 Placed and Routed FPGA Cells 8
60 Detail of FPGA Layout 9
61 Detail of FPGA Interconnection Structure 10
62 Circuit Structure of an FPGA Cell 11
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Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)
![Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)](/thumbs/53/31325432.jpg "Auch hier wieder. Control. RegDst Branch MemRead MemtoReg ALUOp MemWrite ALUSrc RegWrite. Instruction[31 26] (also: das Opcode Field der Instruktion)")
Auch hier wieder Aus voriger Wahrheitstabelle lässt sich mechanisch eine kombinatorische Schaltung generieren, die wir im Folgenden mit dem Control Symbol abstrakt darstellen. Instruction[31 26] (also:
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