Basics. Marc Reichenbach und Michael Schmidt 05/11. Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg

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1 Basics Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 45

2 Gliederung Kombinatorische Logik Speicher (Latch, DFF, Register) Synthese Signale/Variablen Packages Generische Designs 2 / 45

3 Wiederholung Funktionales Verhalten möglichst auf RT-Ebene beschreiben bestehend aus kombinatorischer Logik (boolesche Gatter Schaltnetz) sequentieller Logik (DFFs oder Logik+DFFs Schaltwerk) verschiedene VHDL-Modellierungskonstrukte bereits behandelt im Folgenden nun noch einige wichtige Grundlagen dazu Wie setzt man beliebige Funktionalität mit kombinatorischer Logik um? Wie funktioniert sequentielle Logik schaltungstechnich? Was ist überhaupt ein DFF und ein Latch? 3 / 45

4 Kombinatorische Logik - Grundlagen prinzipiell kann eine gegebene Funktionalität für ein Schaltnetz mit VHDL-Konstrukten (z.b. komb. Prozessen / Datenussbeschreibungen) beschrieben werden Synthese-Tool leitet daraus eine Netzliste aus Gattern ab Wie wird eine solche Abbildung automatisch umgesetzt? 4 / 45

5 Kombinatorische Logik - DNF jede boolesche Funktion lässt sich als DNF (Disjunktive Normalform) beschreiben diese kann schaltungstechnisch durch NOT, AND und OR realisiert werden (Erinnerung: PAL, PLA) Realisierung von Schaltnetzen deshalb durch Umwandlung der Funktionalität zunächst in DNF und anschlieÿender Umsetzung der booleschen Funktionen mit Gattern 5 / 45

6 Kombinatorische Logik - Wahrheitstabelle Wie wird eine DNF aus einer gegeben Spezikation abgeleitet? z.b. direkt aus Wahrheitstabelle Minimierung optional auch über Karnaugh-Plan für alle Eingangskombinationen werden die Ausgangskombinationen speziziert danach werden die einzelnen Ausgangsvariablen mit Konjunktionen der Eingangskombinationen modelliert aus der disjunktiven Verknüpfung der Konkunktionen erhält man die DNF für eine Ausgangsvariable 6 / 45

7 Kombinatorische Logik - Wahrheitstabelle Beispiel Volladdierer (Eingänge a, b, c in und Ausgänge s, c out ) Wahrheitstabelle: a b c in s c out / 45

8 Kombinatorische Logik - Wahrheitstabelle Ableiten der DNF für s a b c in s c out s = (ā b c in ) (ā b c in ) (a b c in ) (a b c in ) 8 / 45

9 Kombinatorische Logik - Wahrheitstabelle Ableiten der DNF für c out a b c in s c out c out = (ā b c in ) (a b c in ) (a b c in ) (a b c in ) 9 / 45

10 Kombinatorische Logik -Wahrheitstabelle Resultierende Schaltung des Volladdierers mit DNFs von s und bilden c out s = (ā b c in ) (ā b c in ) (a b c in ) (a b c in ) c out = (ā b c in ) (a b c in ) (a b c in ) (a b c in ) Minimierung? über Karnaugh-Plan möglich 10 / 45

11 Kombinatorische Logik - Karnaugh-Plan enthält für n Variablen 2 n Felder Variablen an den Rändern der Felder in negierter und nicht-negierter Form WICHTIG: benachbarte Felder dürfen sich immer nur in EINER Variablen unterscheiden dadurch Minimierung durch die Regel a ā = 1 möglich entspricht ein Feld im Karnaugh-Plan einer Konjunktion der DNF, dann wird eine 1 eingetragen, sonst eine 0 benachbarte 1-er lassen sich zusammenfassen (Minimierung) 11 / 45

12 Kombinatorische Logik - Karnaugh-Plan Karnaugh-Plan für s ab\c in s = (ā b c in ) (ā b c in ) (a b c in ) (a b c in ) =((a b) c in ) ((a b) c in ) = a b c in 12 / 45

13 Kombinatorische Logik - Karnaugh-Plan Karnaugh-Plan für c out ab\c in 0 1 c out = (ā b c in ) (a b c in ) (a b c in ) (a b c in ) =((a b) c in ) (a b) = ((a b) c in ) (a b) 13 / 45

14 Kombinatorische Logik - Realisierung der Netzliste Resultierende Schaltung des Volladdierers mit minimierten booleschen Funktionen von s und c out bilden s = a b c in c out = ((a b) c in ) (a b) ein XOR-Gatter von der Berechung von s kann für c out wiederverwendet werden 14 / 45

15 Speicherelemente - Konfusionen in der Literatur Speicherelemente und deren Bezeichnungen oft verwirrend überlicherweise in asynchrone und takt-synchrone Elemente untergliedert asynchron z.b. RS-FF (Set-Reset Flip-Flop aus zwei rückgegkoppelten Gattern) R 1 Q S 1 NQ kein Taktsignal verwendet 15 / 45

16 Speicherelemente - Konfusionen in der Literatur im Folgenden nur takt-synchrone Speicherelemente betrachtet (Takt wird verwendet!) diese sind unterteilt in taktanken- und taktzustandsgesteuerte Speicherelemente in deutschsprachiger Literatur bezeichnet ein Flip-Flop meist ein bistabiles Kipp-Glied (wie das RS-FF) in englischsprachiger Literatur wird mit Flip-Flop aber oft taktankengesteuertes Element gemeint Konfusion 16 / 45

17 Klassizierung Speicherelemente Folgende Annahme für Bezeichnungen (nach KESEL) ein Latch (in unserem Fall D-Latch) ist ein taktzustandsgesteuertes Speicherelement ein Flip-Flop (in unserem Fall D-FF oder einfach DFF) ist ein taktankengesteuertes Speicherelement ein Register ist ein Array von Flip-Flops (DFFs) D-Latch und DFF haben nur einen Dateneingang D anstelle von zwei Dateneingängen S und R wie beim RS-FF 17 / 45

18 D-Latch vs. DFF Wie funktioniert ein D-Latch? Wie unterscheidet sich ein D-Latch von einem DFF? Wie werden D-Latches und DFFs schaltungstechnisch realisiert im Vergleich zum RS-FF? 18 / 45

19 D-Latch taktzustandsgesteuert Datenübernahme während des lowoder high-pegels des Taktes Beispiel: high-aktives D-Latch (abstrahiert von Delays!!!) clk D Q 19 / 45

20 D-Latch Beispiel-Schaltung high-aktives D-Latch unter Verwendung eines RS-FF CLK R 1 Q D S 1 NQ 20 / 45

21 D-Latch mögliche Modellierung in VHDL l a t c h : p r o c e s s ( c l k ) b egin i f c l k = ' 1 ' then P e g e l s t e u e r u n g q <= d ; end i f ; end p r o c e s s ; Nachteile D-Latch Speicherung nicht zu deniertem Zeitpunkt sondern in einem gewissen Zeitraum (Pegel) dadurch werden Schwankungen in kombinatorischer Schaltung vor dem Latch weitergereicht 21 / 45

22 DFF taktankengesteuert Datenübernahme zur low-high oder high-low Flanke des Taktes Beispiel: high-aktives DFF (abstrahiert von Delays!!!) clk D Q 22 / 45

23 DFF Beispiel-Schaltung high-aktives DFF unter Verwendung von D-Latches auch als Master-Slave Flip-Flop bezeichnet D D Q D Q Q NQ D-Latch D-Latch CLK NQ 23 / 45

24 DFF mögliche Modellierungen in VHDL e i n f a c h e s high a k t i v e s DFF d f f 1 : p r o c e s s ( c l k ) b egin i f c l k ' e v e n t and c l k = ' 1 ' then T a k t f l a n k e n S t e u e r u n g q <= d ; end i f ; end p r o c e s s ; low a k t i v e s DFF mit asynchronem R e s e t d f f 1 : p r o c e s s ( c l k, r e s e t ) b egin i f r e s e t = ' 1 ' then q <= ' 0 ' ; e l s i f c l k ' e v e n t and c l k = ' 0 ' then q <= d ; end i f ; end p r o c e s s ; / 45

25 Synthese von Signalen Signale prinzipiell als Verbindungen ansehen ABER: Signalzuweisungen in getakteten Prozessen Synthese von DFFs Signalzuweisungen in kombinatorischen Prozessen bei unvollständiger Abdeckung Synthese von Latches WICHTIG: tatsächliche Zuweisung von Signalen in einem Prozess immer erst am Prozessende! 25 / 45

26 Synthese von Signalen e n t i t y s i g s y n i s p o r t ( c l k, r e s e t, a, b, c : i n s t d _ l o g i c ; o : out s t d _ l o g i c ) ; end s i g s y n ; a r c h i t e c t u r e b e h a v i o r o f s i g s y n i s s i g n a l temp : s t d _ l o g i c ; b egin p r o c e s s ( c l k, r e s e t ) b egin i f r e s e t = ' 1 ' then temp <= ' 0 ' ; e l s i f c l k ' e v e n t and c l k = ' 1 ' then temp <= a and b ; o <= temp and c ; end i f ; end p r o c e s s ; / 45

27 Synthese von Signalen Syntheseergebnis: Vertauschen der Signalzuweisungen im taktsynchronen Teil des Prozesses hat keine Auswirkungen auf das Syntheseergebnis 27 / 45

28 Synthese von Variablen auch Variablen können zu komb. Logik oder Speicherelementen synthetisiert werden WICHTIG: tatsächliche Zuweisung von Variablen in einem Prozess SOFORT gültig! Wertzuweisung in taktsynchronem Teil des Prozesses, dann Lesen auÿerhalb des taktsynchronen Teils verboten Wertzuweisung vor erstem Lesen komb. Logik Erstes Lesen vor Wertzuweisung DFF 28 / 45

29 Synthese von Variablen e n t i t y s i g s y n i s p o r t ( c l k, r e s e t, a, b, c : i n s t d _ l o g i c ; o : out s t d _ l o g i c ) ; end s i g s y n ; a r c h i t e c t u r e b e h a v i o r o f s i g s y n i s b egin p r o c e s s ( c l k, r e s e t ) v a r i a b l e temp : s t d _ l o g i c ; b egin i f r e s e t = ' 1 ' then temp := ' 0 ' ; e l s i f c l k ' e v e n t and c l k = ' 1 ' then temp := a and b ; o <= temp and c ; end i f ; end p r o c e s s ; / 45

30 Synthese von Variablen Syntheseergebnis: Vertauschen der Variablenzuweisungen im taktsynchronen Teil des Prozesses hat Auswirkungen auf das Syntheseergebnis 30 / 45

31 Synthese von Variablen e l s i f c l k ' e v e n t and c l k = ' 1 ' then o <= temp and c ; temp := a and b ; end i f ; Geändertes Syntheseergebnis: 31 / 45

32 Packages wichtiges Konstrukt in VHDL zur ezienten Wiederverwendung von Konstanten eigenen Datentypen Funktionen... ist selbst wieder eine VHDL-Datei, Verwendung ist optional Inhalte werden über use-anweisung deklariert use work. buffer_pkg. a l l ; Package muss üblicherweise in compilierter Form vorhanden sein 32 / 45

33 Packages in einem Package können selbst wieder Packages/Bibliotheken verwendet werden ein Package gesteht aus einer package-deklaration und optional einem package body Deklaration enthält Namen und Werte von Konstanten, Datentypen Schnittstellen und Typen der Unterprogramme Body enthält die funktionalen Inhalte der Unterprogramme 33 / 45

34 Allgemeine Package Syntax [< B i b l i o t h e k s und Paket D e k l a r a t i o n e n >] package <Paket Name> i s <D e k l a r a t i o n e n > end <Paket Name>; Package Body package body <Paket Name> i s <D e f i n i t i o n e n > end <Paket Name>; Verknüpfung der Objekte mit WORK (automatisch bekannt, keine library-anweisung erforderlich) Deklaration mit use-anweisung wird für packages aber benötigt 34 / 45

35 Beispiel Package l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; package example_pkg i s Constant D e c l a r a t i o n s c o n s t a n t m: i n t e g e r := ; c o n s t a n t n : i n t e g e r := ; U s e r d e f i n e d Datatype D e c l a r a t i o n s type ROW i s a r r a y (m 1 downto 0) o f s t d _ l o g i c ; type MATRIX i s a r r a y ( n 1 downto 0) o f ROW; F u n c t i o n and P r o c e d u r e D e c l a r a t i o n s f u n c t i o n l o g 2 ( a : i n t e g e r ) r e t u r n i n t e g e r ;... end example_pkg ; 35 / 45

36 Beispiel Package package body example_pkg i s F u n c t i o n D e f i n i t i o n f u n c t i o n l o g 2 ( a : i n t e g e r ) r e t u r n i n t e g e r i s b egin f o r i i n 1 to 30 l o o p works up to 32 b i t i n t e g e r s i f (2 i > a ) then r e t u r n ( i 1); end i f ; end loop ; r e t u r n ( 3 0 ) ; end ;... end example_pkg ; 36 / 45

37 Generische Designs mehr Flexibilität und erhöhte Wiederverwendbarkeit von Modulen durch parametrisierte (generische) Designs Parametrisierung von Signalvektoren Parametrisierte Instanziierung von Komponenten Parameterdenition über packages oder generics oder auch beides Fixierung des generischen Designs erst zur Synthese 37 / 45

38 Generische Designs Packages ermöglichen Denition von Konstanten (Parametern) Package in VHDL-Modul einbinden, um Parameter sichtbar zu machen Beispiele:... use work. example_pkg. a l l ;... s i g n a l param_vec : s t d _ l o g i c _ v e c t o r ( n 1 downto 0 ) ; s i g n a l param_matrix : MATRIX ; / 45

39 Generische Designs generics ermöglichen Denition von Parametern für ein VHDL-Modul Denition in der entity einer Komponente Beispiele: entity eines generischen AND-Gatters e n t i t y andn i s g e n e r i c ( n : i n t e g e r := 8 ) ; p o r t ( a : i n s t d _ l o g i c _ v e c t o r ( n 1 downto 0 ) ; b : i n s t d _ l o g i c _ v e c t o r ( n 1 downto 0 ) ; o : out s t d _ l o g i c _ v e c t o r ( n 1 downto 0 ) ) ; end andn ; 39 / 45

40 Generische Designs bei Instanziierung einer generischen Komponente kann Default-Wert mit generic map überschrieben werden... Uandn : andn g e n e r i c map( n => 16) p o r t map(.... ) ; / 45

41 Generische Designs Vorteil von generics: unterschiedliche Instanziierung einer generische Komponente innerhalb eines Moduls möglich... Uandn1 : andn g e n e r i c map( n => 16) p o r t map(.... ) ; Uandn2 : andn g e n e r i c map( n => 32) p o r t map(.... ) ; / 45

42 Generische Designs in der Praxis: globale Design-Parameter in Packages denieren soweit möglich, die Module des Designs mit globalen Parametern implementieren Vorteil: Änderung der Parameter müssen nur im Package angepasst werden wiederverwendbare Design-Module möglichst mit generics beschreiben (aufwendiger, aber höhere Flexibilität) Frage: Wie kann man Instanziierungen von Komponenten generisch umsetzen? 42 / 45

43 Generische Instanziierung indizierte Instanziierung in VHDL mit generate Anweisung möglich Realisierung der Instanziierung mit Hilfe einer Schleife an die schrittweise Instanziierung können Bedingungen geknüpft werden <B e z e i c h n e r >: f o r <Index > i n <Wert1> to <Wert2> g e n e r a t e [< B e d i n g u n g s b e z e i c h n e r 1 >: i f <Bedingung> g e n e r a t e ] {< I n s t a n z i i e r u n g mit i n d i z i e r t e r S c h n i t t s t e l l e n z u w e i s u n g e n >;} [ end g e n e r a t e [< B e d i n g u n g s b e z e i c h n e r 1 > ] ] ; end g e n e r a t e [< B e z e i c h n e r >]; 43 / 45

44 Generische Instanziierung Beispiel: Funktionalität des andn-gatters durch Wiederverwendung des and2-gatters implementieren.... a r c h i t e c t u r e... g e n e r i s c h e I n s t a n z i i e r u n g von n And2 G a t t e r n andngen : f o r i i n 0 to n 1 generate Uand2 : and2gate p o r t map( a => a ( i ), b => b ( i ), o => o ( i ) ) ; end generate ; / 45

45 Literatur Bücher Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs, Frank Kesel, Ruben Bartholomä, 2. Auage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN VHDL-Synthese, Jürgen Reichardt, Bernd Schwarz, 5. Auage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN / 45