HaDePrak WS 05/06 3. Versuch

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1 HaDePrak WS 05/06 3. Versuch 1 Entwurf eines Rechners In diesem Versuch beginnen wir mit dem Entwurf eines einfachen Rechners: In einem ersten Schritt sollen zunächst die Hardwarekomponenten entworfen werden. Ziel der späteren Versuchen wird es sein, auf Basis dieser Hardware einen vollständigen Rechner zu realisieren und einen eigenen Prozessor zu implementieren. Es werden die Schaltpläne eines Rechners names RESA (REchenanlage SAarbrücken) entwickelt. Als Prozessor wird eine Variante des DLX-Prozessors implementiert. 1.1 Komponenten Wir betrachten einen modular aufgebauten Rechner. Über einen gemeinsamen Bus sind die einzelnen Module miteinander verbunden. Diesen Bus bezeichnet man wegen seines Aufbaus auch als Backplane- Bus. Die Backplane ist die Rückwand, in die alle Karten eingeschoben werden. Entsprechend ihrer Funktionsweise unterscheiden wir zwischen Prozessor, Speicher und Ein /Ausgabe-Einheiten (I/O). Hier eine Übersicht aller Komponenten: Der Prozessor arbeitet gemäß den Anweisungen eines Programms, welches im Hauptspeicher abgelegt ist. Es wird jeweils eine Instruktion geladen (fetch) und anschließend ausgeführt (execute). Zum Laden der Instruktion bzw. zum Laden und Speichern von Daten kann der Prozessor dabei über den Bus auf den Hauptspeicher zugreifen. Der Speicher des Rechners wird durch Adressen auskodiert. Über den Bus kann auf die verschiedenen Adressen zugegriffen werden. Es wird zwischen Nur-Lese-Speicher (ROM) und Schreib-Lese-Speicher (RAM) unterschieden. I/O-Einheiten dienen zur Kommunikation des Rechners mit der Außenwelt. Es können hierüber Programme oder Daten geladen bzw. Ergebnisse von Berechnungen wieder ausgegeben werden. Um I/O-Einheiten über den Bus anzusprechen, werden den einzelnen Kontrollregistern einer solchen Einheit wiederum Adressen zugeordnet.

2 V4 1.2 RESA-Hardware RESA-Hardware Grundlage des weiteren Hardware-Design-Praktikums bildet der Hardware-Prototyp eines existierenden Rechners. Abbildung 1 zeigt den groben Aufbau dieser Maschine. CPU MEM FPGA RAM ROM C PC I/O BusCtrl C A, D, C Abbildung 1: Aufbau der RESA Die RESA/DLX wurde speziell für den Einsatz im Praktikum entwickelt. Der Prozessor wird hierbei in einem speziellen IC, einem sogenannten FPGA (field programmable gate array) implementiert. Der verwendete Baustein ist rekonfigurierbar und kann mit den Praktikum-Designs des RESA-Prozessors programmiert werden. Neben den Standardkomponenten sind mehrere Erweiterungen für den Praktikumsbetrieb zusätzlich implementiert. Hierzu zählen insbesondere ein Hostinterface mit Hilfe dessen von einem PC auf den RESA-Bus und alle Komponenten zugegriffen werden kann. Eine erweitere Buskontrolle überwacht die Aktivitäten des Prozessors auf dem Bus. Im Praktikum wird der Hardware-Prototyp dazu verwendet werden, einen einfachen Rechner aufzubauen. In den folgenden Abschnitten wird dabei zunächst darauf eingegangen werden, wie die einzelnen Komponenten eines solchen Rechners funktionieren und in Hardware realisiert werden können. 2 Busse Ein zentraler Bestandteil eines Rechners sind Busse. Sie dienen der Kommunikation zwischen den einzelnen Komponenten. Wir werden im folgenden zunächst auf sogenannte Tristate-Busse eingehen. Eine weitere Möglichkeit der Implementierung sind gemultiplexte Busse, auf die jedoch erst in den Abschnitten des Prozessordesigns eingangen wird. 2.1 Tristate-Treiber und Busse In digitalen Schaltungen wird zumeist zwischen den Zuständen low und high eines Ausgangs unterschieden. Einige Bausteine mit sogenannten Tristate-Ausgängen können noch einen weiteren Zustand annehmen. Im HIGH-Z-Zustand wird der Ausgang elektrisch isoliert betrieben, d.h. am Ausgang fließt im kein bedeutender Strom. Es gibt Treiber, die man unter Kontrolle eines zusätzlichen Eingangs /OE (output enable) in diesen Zustand überführen kann. Solche Bausteine heißen Tristate-Treiber. Ist der Ausgang im Zustand HIGH-Z, nennen wir den Treiber deaktiviert (disabled), andernfalls aktiviert (enabled). Beispiele für einen solchen Treiber ist der Baustein F244. Seine genaue Funktionsweise kann dem FAST-Datenbuch entnommen werden. Im Gegensatz zu gewöhnlichen Gattern kann man die Ausgänge von Tristate-Treibern gewinnbringend zusammenschalten, solange zu jeder Zeit höchstens ein Treiber aktiviert ist. Eine Leitung, welche die

3 V4 2.2 RESA-Backplane-Bus 3 Ausgänge mehrerer Treiber verbindet, nennt man einen Bus. Werden die Ausgänge von n-bit Treibern zusammengefaßt, spricht man von einem n-bit breiten Bus. Ein Kurzschluß, den man dadurch erzeugt, daß man mehrere Treiber auf einem Bus gleichzeitig aktiviert, bezeichnet man auch als bus contention. Offensichtlich sind k Treiber auf einem Bus von der Funktionsweise identisch mit einem k fachen Multiplexer. Es gibt jedoch mehrere Gründe, warum man dennoch Treiber einsetzt: Die Verzögerungszeit ist bis auf den Einfluß der kapazitativen Last von k unabhängig. Wenn man einen Bus von vornherein mit vielen Steckverbindern ausstattet, kann man sehr einfach die Anzahl der Treiber erhöhen: Man steckt einen neuen Treiber mit Hilfe eines Steckers auf den Bus. Auf dem gleichen Prinzip beruht der ISA oder PCI-Bus in einem PC. Man kann auf den gleichen Leitungen zu verschiedenen Zeiten Daten in verschiedene Richtungen transportieren Wired OR Tristate-Treiber können auch dazu benutzt werden, das logische ODER low-aktiver Signale auf einem Bus zu berechnen. Abbildung 2 zeigt den Aufbau. Alle Treiber sind am Eingang mit GND (low) verbunden. Ist keiner der Treiber aktiviert, d.h. kein Signal OE [k 1..0] aktiv, zieht der Pullup-Widerstand die Leitung nach VCC und damit auf einen high-pegel. Ist mindestens ein Treiber aktiviert, wird die Leitung durch den Treiber auf low gezogen. Der Zustand des Busses ist damit genau dann aktiv, wenn mindestens ein OE [k 1..0] aktiv ist. Obige Schaltung wird deshalb auch häufig auch als Wired-Or bezeichnet. VCC R /OE 0 GND /OE 1 GND /OE k-1 GND Abbildung 2: Wired or Es gibt Gatter, die speziell die Berechnung des Wired-Or unterstützen. Ihre Ausgänge können nur einen low-pegel treiben. Diese Ausgänge heißen open-collector-ausgänge. Der Versuchsbeschreibung begefügt sind die Datenblätter eines 74LS07 open-collector-treibers. 2.2 RESA-Backplane-Bus Alle Module der RESA werden über den sogenannten RESA-Backplane-Bus (kurz: RESA-Bus) miteinander verbunden. Die einzelnen Verbindungen werden über 96-polige Steckverbinder auf eine Verbindungsplatine Backplane geführt. Zur Spezifikation des RESA-Busses zählen neben der Belegung der Leitungen auch ein Busprotokoll und mehrere Kontrollsignale, über welche die Buszugriffe gesteuert werden. Der RESA-Bus umfaßt zwei 32 Bit breite Busse für Adressen (A[31..0]) und Daten (D[31..0]). Zugriffe auf den Bus erfolgen synchron zu einem gemeinsamen Takt, welcher ebenfalls über die Backplane verteilt wird. Zum Kontrollbus C des RESA-Busses zählen Signale zur Busarbitrierung (BR[4..1], BG[4..1]) sowie die Signale /AS, /WR, /ACK und /TIMEOUT.

4 V4 2.3 Busprotokoll Busprotokoll Um Daten korrekt über den Bus zu übertragen, haben Zugriffe einem bestimmten Protokoll zu entsprechen. Aufgabe des Busprotokolls ist es gleichzeitig bus contentions zu vermeiden und Setup und Holdzeiten der verschiedenen Module zu gewährleisten. Eine einzige Steuerungeinheit, die sowohl die CPU als auch verschiedene, in ihren Antwortzeiten unterschiedlich schnelle Komponenten (Speicher, I/O, usw.) kontrolliert, würde sehr kompliziert werden. Deshalb führt man mehrere getrennte Einheiten ein: eine für den jedes Modul (Prozessor, Speicher, I/O). Zusätzlich werden Regeln verabreden, nach denen die Kontrolleinheiten Informationen austauschen. Man muß beispielsweise festlegen, wie die CPU mitteilt, daß sie Daten braucht, und wie sie erfährt, daß die Daten vom Speicher auf den Bus gelegt wurden oder nicht. Einheiten, welche Anfragen, d.h. Adressen auf den Bus legen, bezeichnet man auch als Master. Einheiten, welche die Anfragen bearbeiten werden als Slave bezeichnet. Eine fest verabredete Menge von Regeln, nach denen Maschinen oder Programme Informationen austauschen, heißt Protokoll. Wir beschreiben für den RESA-Bus ein synchrones Busprotokoll. Hierbei gilt, daß Kontrollsignale jeweils nur zu steigenden Flanken des Bustaktes CK erkannt (registriert) werden. Analog hierzu werden Signale auch nur zu solchen Flanken aktiviert oder deaktiviert. Für die einzelnen Kontrollsignale werden folgende Regeln vereinbart: Die Signale BR i und BG i, 1 i 4, dienen der Busarbitrierung. Diese ist prinzipiell nur dann notwendig, wenn eine RESA mit mehreren CPUs parallel betrieben werden soll und wird hier nur der Vollständigkeit halber erwähnt. Im Falle einer einzelnen CPU (während des gesamten HaDePraks) soll davon ausgegangen werden, daß keine Busarbitrierung stattfindet und die CPU immer auf den Bus zugreifen darf. Für mehrere Prozessoren gilt: Eine CPU j darf nur dann auf den Bus zugreifen, wenn das Signal BG j (bus grant) aktiv ist. Es wird durch die Buskontrolle sichergestellt, daß zu jedem Zeitpunkt maximal eine CPU (master) auf den Bus zugreift, wobei die Anfragen BR i (bus request) aller CPU der Reihe nach bearbeitet werden. Ein Buszugriff wird von der CPU initiiert durch das Aktivieren von /AS (address strobe) an einer steigenden Flanke von CK. Während eines Schreibzugriffs ist zusätzlich das Signal /WR (write/read) aktiv, ansonsten inaktiv. Die CPU beendet den Zugriff, indem /AS an einer steigenden Flanke wieder deaktiviert wird. Nach Aktivieren von /AS garantiert die CPU spätestens zur nächsten steigenden Flanke von CK gültige Adressen und Daten (Schreibzugriff) auf dem Bus. Zugriffe auf Module werden jeweils an steigenden Flanken über die Adressen auskodiert und an einer steigenden Flanke von CK durch Aktivieren von ACK (acknowledge) für genau einen Takt quittiert. Mit Quittieren eines Lesezugriffs garantiert ein Modul spätestens zur nächsten steigenden Flanke gültige Daten auf dem Datenbus. Konnte bei einem Zugriff kein Modul auskodiert werden, quittiert die Buskontrolle nach 128 Bustakten selbst den Zugriff und aktiviert gleichzeitig das Signal /TIMEOUT in diesem Takt. Während eines Zugriffs garantieren CPU bzw. Speicher gültige Addressen und Daten auf dem Bus. Diese werden noch bis zur fallenden Flanke nach dem Deaktivieren von /AS gehalten. Danach wechseln Adress und Datenbus wieder in den HIGH-Z-Zustand. Abbildung 3 zeigt die entsprechenden Timingdiagramme für (a) Lese und (b) Schreibzugriffe. Wie Du siehst arbeiten Master (CPU) und Slave (Speicher oder I/O) jeweils gepipelined, d.h. wird ein Signal an einer Flanke aktiviert, so wird dies erst zur nächsten positiven Flanke erkannt. Beim Aufbau einer solchen Pipeline ist darauf zu achten, daß alle Einheiten synchron getaktet werden und daß die Holdbedingungen der beteiligen Kontrollsignale eingehalten werden. Im Falle der RESA wird hierzu ein gemeinsamer Takt über den Bus verteilt. Spezielle Clock-Treiber stellen auf den Modulen sicher, daß an alle getaketen Bauteilen der gleiche Takt mit nur minimaler

5 V4 2.4 Businterface 5 Flanken-Verschiebung ( 5ns) anliegt. CK CK /AS /AS /WR read /WR write A valid A valid /ACK D valid D valid /ACK (a) Lesezugriff (b) Schreibzugriff Abbildung 3: Timing-Diagramm des Busprotokolls der RESA 2.4 Businterface An dieser Stelle gehen wir kurz auf die elektrischen Eigenschaften und die notwendige Hardware ein, die Master und Slave-Module am RESA-Bus benötigen. Es gilt: Die Leitungen /AS und /ACK sind Open-Collector-Verbindungen. Sie berechnen sich als das Wired or aller Module und werden nur getrieben, wenn sie aktiv (low) sind. Um die Fanout-Bedingungen auf dem Bus zu gewährleisten, darf jedes Modul ein Signal maximal zweimal abgreifen. Werden Signale öfter benötigt, so müssen sie nochmals auf der Platine getrieben werden. Ebenso müssen die Treiberausgänge auf den Bus garantieren, daß alle Eingänge aller Module getrieben werden können. Die CPU funktioniert als Master auf dem Bus. Der Prozessor übernimmt dabei die Berechnung der notwendigen Kontrollsignale. Diese werden über entsprechende Treiber auf den Bus gelegt. Für Adressen A[31..0] und das Signal /WR genügt ein unidirektionaler Treiber, die Treiber für den Datenbus sind bidirektional. Signale vom Bus an den Prozessor werden ebenfalls getrieben und intern im Prozessor verarbeitet (getaktet). Slaveeinheiten werden aufgrund gültiger Adressen auskodiert. Um einen Zugriff zu erkennen, müssen bei aktiven /AS zunächst die Bits des Adreßbusses mit den Adressen des Moduls mittels eines Komperators oder GALs verglichen werden. Im allgemeinen werden zu Kodierung des Moduls die höherwertigen Adreßbits verwendet (Basisadresse), niederwertige Bits können dazu benutzt werden einzelne Speicherzellen oder Register innerhalb des Moduls zu selektieren. Für alle Module muß sichergestellt werden, daß über die Basisadresse jeweils nur disjunkte Adreßbereiche auskodiert werden, d.h. bei einem Zugriff immer nur ein einzelnes Modul adressiert werden kann. Die Kontrolleinheit erkennt zur steigenden Flanke einen Zugriff. Mittels eines bidirektionalen Treibers können wiederum Daten vom Bus abgegriffen oder getrieben werden. Nachdem der Zugriff bearbeitet wurde, signalisiert der Slave dies, indem er für genau einen Takt /ACK aktiviert. Die Datentreiber bleiben hiernach noch bis zur fallenden Flanke nach Deaktivieren von /AS offen.

6 V4 6 Abbildung 4 skizziert auf der linken Seite eine Beschaltung für eine CPU, welche als Master auf den Bus zugreifen kann. Auf der rechten Seite ist das zugehörige Businterface einer Slave-Einheit abgebildet. CK CK /AS /ACK Slave A[31..XX] Base Addr =? Steuerung CPU /WR (Master) A[31..0] Speicher D[31..0] D[31..0] (Slave) Abbildung 4: RESA-Bus-Interface 3 Speicher Man unterscheidet zwei Arten von Speicher: Nur-Lese-Speicher (ROM) und Schreib-Lese-Speicher (RAM). Im ersten Fall können die enthaltenen Daten nur ausgelesen werden. Der Speicherinhalt kann durch die CPU nicht geändert werden. Dafür ist ihr Inhalt permanent und bleibt bei Wegfall der Versorgungsspannung erhalten. Speicherzellen des RAMs können auch geschrieben werden. Ihr Inhalt erlischt jedoch bei Abschalten der Stromversorgung. In allen hier vorgestellten Speichertypen wird der Inhalt einer Speicherzelle über die Adresse der Zelle ausgewählt. 3.1 Speicherbausteine Im folgenden sollen die Bausteine kurz vorgestellt werden, mit Hilfe derer der Speicher der RESA aufgebaut wird. Die genauen Spezifikationen und die Funktionsweise sind den Datenblättern zu entnehmen, die diesem Versuch beigefügt sind EPROM Zur Realisierung des ROM-Speichers werden EPROMs (Erasable Programmable Read Only Memory) des Typs TMS27C210A verwendet. Diese Bausteine können mit einem EPROM-Programmiergerät programmiert und durch Bestrahlung mit ultraviolettem Licht wieder gelöscht werden. Um ein Datum auszulesen, müssen nur die Adressen der gewünschten Speicherzelle angelegt werden. Bei aktivem output enable und chip enable erscheint nach kurzer Verzögerung (70ns bis 250ns) das entsprechende Datum am Ausgang DRAM DRAM (dynamic random access memory) ist heutzutage eine der gebräuchlichsten Technologien zum Aufbau von Schreib-Lese-Speichern. Ihre Vorteile liegen insbesonderen in einem sehr günstigen Preis und gleichzeitig in der guten Verfügbarkeit großer Speicherbausteine.

7 V4 3.2 Aufbau der Speicherkarte 7 Im Gegensatz zu sogenannten statischen RAMs (SRAM), welche mit FlipFlops aufgebaut werden, verwendet man bei DRAM Kondensatoren, um die einzelnen Datenbits zu speichern. Bei einem Lesezugriff entladen sich diese und müssen intern neu aufgeladen (recharge) werden. Da sich die Kondensatoren auch von selbst entladen, ist es notwendig alle Zellen des RAMs innerhalb einer gewissen Zeitspanne mindestens einmal auszulesen (refresh) oder zu schreiben und damit die Kondensatoren neu aufzuladen. Speicherzellen eines DRAMs sind intern in Zeilen und Spalten organisiert. Die Adressen einer Speicherzelle werden hierbei gemultiplext zunächst für die Zeile und danach für die Spalte angelegt. Beim Anlegen der Zeilenadresse werden alle Zellen dieser Zeile gleichzeitig gelesen; über die Spaltenadresse wird hiernach die eigentliche Speicherzelle ausgewählt und nach außen gelegt. Um die Speicherzellen einer Zeile zu aufzufrischen ist es daher ausreichend, auf nur eine einzelne Speicherzelle in dieser Zeile zuzugreifen. In der RESA wird eine fortgeschrittenere Variante, sogenanntes enhanced DRAM (EDRAM, nicht zu verwechseln mit EDO-RAM) eingesetzt. Verwendet werden SIMM Module des Typs DM1M32SJ- 15 der Firma Ramtron. Neben einem sehr schnellen DRAM (35ns Zugriffszeit) enthält jeder Chip zusätzlich ein 2 KByte großes SRAM als Cache. Bei einem Zugriff auf eine Speicherzelle wird jeweils die entsprechende vollständige Zeile des DRAMs in den Cache übernommen. Die Daten und insbesondere weitere Zellen der gleichen Zeile können hiernach sehr schnell (in 15ns) ausgelesen bzw. geschrieben werden. Zusätzlich beinhalten diese Bausteine einen interen Refresh-Zähler über welchen die Zeilen des DRAM während eines Refreshs automatisch adressiert werden können. Ein Refresh kann als sogenannter hidden refresh gleichzeitg während Zugriffen auf Speicherzellen des Caches ausgeführt werden. 3.2 Aufbau der Speicherkarte Der Speicher der RESA kann aus mehreren Speichermodulen aufgebaut werden. Diese arbeiten jeweils als Slave auf dem Bus und werden aufgrund ihrer Basisadressen unterschieden. Eine Speicherkarte der RESA beinhaltet: EDRAM: 2 Bänke à 1M x 32Bit mit internem Cache: 512 Worte pro Bank, EPROM: 64K x 32Bit. Die Basisadresse kann aus den oberen 12 Bit der Adresse über DIP-Schalter ausgewählt werden. Für beide RAM-Bänke und das EPROM können unterschiedliche Basisadressen eingestellt werden. Zur Adressierung des RAMs/EPROMs werden die 20 bzw. 16 niederwertigsten Bits des Adressbusses verwendet. Bis zu einem Bustakt von 16MHz kann dabei auf Speicherzellen des RAMs ohne Waitstate zugegriffen werden. Darüber hinaus (maximal 32MHz) wird 1 Waitstate benötigt. Zugriffe auf das EPROM werden immer mit 2 Waitstates ausgeführt. 4 CPU-Karte Der Prozessor der RESA wird mit Hilfe eines FPGA der Xilinx XC4000 Familie realisiert. Der verwendete Baustein XC4025E-PQ240-2 bietet ausreichende Resourcen für die Implementierung eines vollständigen Prozessors. Auf der CPU-Karte der RESA befinden sich außer dem FPGA mehrere Treiber mit deren Hilfe auf den RESA-Bus zugriffen werden kann. Abbildung 5 zeigt eine Skizze der Datenpfade. Die Kontrollogik der CPU-Karte ist in zwei Teile unterteilt: 1. Die Buskontrolle schaltet die Verbindung zwischen FPGA und dem RESA-Backplane-Bus. Falls das FPGA nicht oder fehlerhaft konfiguriert ist, schützt es den RESA-Backplane-Bus vor bus contention. Ansonsten leitet es alle Anforderungen des FPGA-Prozessors an den RESA- Backplane-Bus weiter. 2. Die FPGA-Kontrolle gestattet Slave-Zugriffe auf die RESA CPU-Karte. Die CPU-Karte kann so als normale I/O-Einheit angesprochen werden und gestattet so die Rekonfiguration des FPGAs.

8 V4 4.1 Konfiguration des FPGAs 8 Ist das FPGA als Prozessor konfiguriert, so beinhaltet die Kontrollogik zusätzliche Steuersignale für die Operationen Reset, Halt und Einzelschrittmodus der CPU. Einige der freien Pins des FPGAs, die nicht durch den Prozessor belegt werden, sind an einen 50- poligen Erweiterungsstecker angeschlossen. Im Rahmen des Praktikums können diese Pins dazu verwendet werden, interne Kontrollsignale des FPGA-Designs nach außen zu legen und mit dem Logikanalysator aufzuzeichnen. Bus-Master Teil EPROM Bus-Slave Teil config, control FPGA Control decode A D C Bus- Control C Expansion Port FPGA (XC4025) A A 32 D D 32 Abbildung 5: Datenpfade der RESA CPU-Karte RESA-Backplane-Bus 4.1 Konfiguration des FPGAs Das FPGA kann sowohl über den RESA-Bus, als auch aus einem auf der CPU-Karte befindlichen EPROM konfiguriert werden. Soll die RESA ohne Hostrechner betrieben werden, so sind die Konfigurationsdaten des FPGA in diesem EPROM gespeichert und werden nach einem Reset geladen. Im Rahmen des Praktikums wird das FPGA über den Bus der RESA mit Hilfe des Hostrechners konfiguriert. Das aktuelle Prozessordesign wird auf den Praktikumsrechnern erstellt und anschließend auf den Hardware-Prototypen der RESA geladen. Der konfigurierte Prozessor beginnt dann seine Arbeit und kann Programme ausführen - sofern er keine Entwurfsfehler enthält. Das EPROM enthält ein Referenzdesign des Prozessors. Mit diesem Design kann das FPGA konfiguriert werden, um z.b. zu Überprüfen ob eine fehlerhafte Programmausführung an Eurem Prozessor oder an Eurem Programm liegt. 4.2 Buszugriffe des FPGA Zwischen FPGA und RESA-Bus befinden sich Treiber, die durch die Buskontrolle der CPU-Karte gesteuert werden. Hierbei sind die Steuersignale /AS, /ACK und /WR des Prozessordesigns mit der Buskontrolle verbunden. Bei einem Zugriff der CPU übernimmt die Buskontrolle die Arbitrierung (Anforderung des Multiprozessor-Busses) des Busses und erst nachdem der Bus freigegeben wurde, wird der Zugriff des FPGA über die Treiber auf den Bus weitergeschaltet. Aus Sicht eines Prozessors erfolgen Zugriffe so, als ob der Prozessor der CPU-Karte der einzige Master auf dem Bus sei. Gibt es mehrere Master, so erscheint dies für die CPU wie ein Zugriff auf einen langsameren Speicher. Die Zeit für Busarbitrierung und die Wartezeit bei belegtem Bus addieren sich zu der Zeit des eigentlichen Buszugriffs.

9 V4 9 5 Programmierbare Logik Teil II Im Rahmen des Praktikums konnten bisher einfache Schaltwerke mit Hilfe von GALs realisiert werden. Die Vorteile dieser Bauteile lagen insbesondere darin, daß sie einfach programmiert werden konnten und zum Aufbau einer Schaltung der Verdrahtungsaufwand relativ gering war. Müssen komplexere Schaltungen aufgebaut werden, ergibt sich jedoch auch hier das Problem, daß eine Logik in mehrere GALs verteilt und diese fest miteinander verdrahtet werden müssen. Zum Aufbau komplexerer Schaltungen wurden deshalb größere Bausteine entwickelt. Der heutige Stand der Technik erlaubt es, selbst einen vollständigen Prozessor in einem einzelnen, programmierbaren Chip (FPGA = field programmable gate array) aufzubauen. 5.1 Informationen zu FPGAs Im Rahmen des Praktikums werden FPGA des Typs XC4025E der Firma Xilinx eingesetzt. Die relevanten Seiten dieses Datenbuches sind in der HaDePrak-Arbeitsmappe enthalten. In den praktischen Übungen dieses Versuchs solltest Du erste Erfahrungen im Umgang mit diesen Bausteinen und ihrer Programmierung machen. Um Dich auf den Versuch vorzubereiten, studiere im Datenbuch die Funktionsweise, den internen Aufbau und die Konfiguration eines solchen FPGAs. Lies hierzu die Seiten: Seiten 14-5 und -6: Allgemeine Einführung Seiten 6-7 bis -14 und 6-20 bis -23: Die Funktionsweise des FPGAs Seiten 6-30 bis -33: Die Interconnect Matrix des FPGAs Seiten 6-47 bis -66: Die Konfiguration des FPGAs Die angegebenen Seitenzahlen bezeichnen dabei nur, auf welchen Seiten das Wissen steht, das in Übungen und Klausur abgefragt wird. Es ist aber ratsam und für das genaue Verständnis notwendig, auch die übrigen Seiten zu lesen. 5.2 Programmierung des FPGAs Der Entwurf des FPGA-Prozessors erfolgt mit Hilfe der Xilinx Foundation Software. Dieses Programm umfaßt den Schematic Entry, den Ihr in ähnlicher Form bereits bei OrCAD gesehen habt, einen Editor für ABEL Gleichungen, einen sehr guten Simulator und Synthesetools zum Erzeugen der Konfigurationsdaten des FPGAs. Die Funktionsweise und die für den FPGA-Entwurf zur Verfügung stehenden Macros (Vorgegeben Bauteilelemente, wie z.b. Flip-Flops, AND-Gatter, etc.) werden während der praktischen Übung erklärt. Die Beschreibungen der zum FPGA-Design zur Verfügung stehenden Bauteile befinden sich in der HaDePrak-Arbeitsmappe im Kapitel Xilinx FPGA Library Elements. 6 Hausaufgaben Aufgabe 1 (4+1 Punkte) Entwirf ein einfaches I/O-Interface für die RESA. Es soll insgesamt vier Register R i geben, welche über die untersten Adressleitungen selektiert werden:

10 V4 10 Register Name Bedeutung R0 data out In dieses Register schreibt die CPU Daten, die für die Peripherie-Einheit bestimmt sind. R1 data in Aus diesem Register liest die CPU Daten, die von der Peripherie-Einheit kommen. R2 command In dieses Register schreibt die CPU Befehle an die Peripherieeinheit. R3 status Aus diesem Register liest die CPU Status-Informationen, die vom Peripheriegerät kommen. 1 a) Skizziere die notwendigen Datenpfade, Register und Treiber um ein solches I/O-Interface am Bus der RESA zu betreiben. Gib eine Kontrollogik und eine Schaltung an, mittels derer die einzelnen Register selektiert und Daten gelesen bzw. geschrieben werden können. Zeichne die entsprechenden Timingdiagramme Deiner Kontrollsignale für einen Lese und einen Schreibzugriff (inklusive CK, /AS und /ACK). b) Gib für ein Slave-Interface mit 0 bzw. 3 Waitstates die entsprechenden GAL-Gleichungen des Signals /ACK an. Aufgabe 2 (6 Punkte) Entwirf Datenpfade und Kontrollogik einer einfachen CPU-Karte. Folgende Beschränkungen sollen gelten: Es gibt nur einen Master (CPU) auf dem Bus, d.h. es findet keine Busarbitrierung statt. Die CPU darf immer auf den Bus zugreifen. Die Konfiguration des FPGA erfolgt im master parallel mode, d.h. Konfigurationen werden nur aus einem EPROM geladen. Nach einem Reset wird das FPGA jeweils neu konfiguriert. Alle Steuersignale, Daten und Adressen werden über FAST-Bausteine auf den Bus getrieben bzw. von dort abgegriffen (jedes Signal darf auf dem Bus nur maximal einmal abgegriffen werden). Zeichne die Datenpfade und gib an, welche Bausteine Du außer dem FPGA verwenden willst. Gib für die Steuersignale Deiner Karte und des FPGAs an, wo diese generiert werden (FPGA, GAL) und wann diese aktiv sind. Aufgabe 3 (4+4 Punkte) a) Entnimm dem Xilinx-Datenbuch die Konfigurationsmöglichkeiten für CLBs und IOBs. Skizziere hierzu die aktiven Datenpfade der Abbildungen 1 (Seite 6-12) und 15 (Seite 6-23) des Xilinx-Datenbuchs für: ein einzelnes Register (ohne die Funktionsgeneratoren zu benutzen). ein kombinatorisches Ausgangssignal (X) mit vier Eingängen und einem Funktionsblock ein registertes Ausgangssignal (XQ) mit maximal vier Eingängen und einem Funktionsblock zwei unabhängige Funktionen (X,Y) mit jeweils vier Eingängen eine kombinatorische Funktion (X) mit neun Eingängen einen Eingangstreiber ein Eingangsregister einen Tristate-Ausgang (kombinatorisch) Hinweis: Es wurde in den einzelnen Aufgaben bewußt nicht genannt, auf welchen der beiden Funktionsblöcke sie sich beziehen. Die Aufgaben sind dennoch eindeutig lösbar ohne neue Bauteile in die Funktionsblöcke einzuzeichnen! 1 Typische Bedeutungen von Bits in diesem Register ist, ob in R 1 ein neues Datum steht, oder ob nach R 0 ein neues Datum geschrieben werden kann.

11 V4 11 b) Unter dem Routing eines FPGAs versteht man die Verschaltung von Ein und Ausgängen der CLBs und IOBs. Entnimm dem Kapitel Programmable Interconnect des Xilinx-Datenbuchs, welche Resourcen in einem Chip der XC4000E-Serie für das Routing von CLBs zur Verfügung stehen. Gib für die einzelnen Verbindungsarten an, welches die jeweiligen Vorteile sind und für welche Signalarten sie vorgesehen wurden. Aufgabe 4 (6 Punkte) Entwirf einen 16-Bit-Binärzähler in einem FPGA. Gib hierfür die vollständige Schaltung des FPGA an (inklusive aller I/O-Anschlüsse). Verwende in Deiner Schaltung nur Symbole der XC4000-Bibliothek. Das FPGA soll als Eingang nur ein Taktsignal besitzen, welches über einen Eingangspin (IPAD) angeschlossen und über einen BUFGP im Chip verteilt wird. Verwende für die Register des Zählers Register mit Clock-Enable (FDCE). Die Ausgänge der Register werden über OBUFs nach außen auf Pins (OPAD) getrieben. In jedem Takt soll der Zähler um Eins erhöht werden. Implementiere den Zähler wie folgt: Der Takt (Ausgang BUFGP) wird an alle Register verteilt. Die Register werden jeweils als Toggle-Register betrieben. Der Eingang ist hierbei über einen Inverter mit dem Ausgang gekoppelt. Das Clock-Enable (CE) eines Registers soll aktiviert werden, wenn die Ausgänge aller Vorgänger high sind, d.h. im nächsten Schritt ein Übertrag auf dieses Bit erfolgen wird. Für das niederwertigste Bit ist der CE-Eingang immer aktiv. Σ = 25 Punkte 7 Praktische Übungen Aufgabe 5 Im Praktikum erhälst Du zwei Macro-Bausteine zusätzlich zur 4000er Library. Diese Macros enthalten die Pinzuordnungen zum RESA-Bus (Macro IO LOGIC) und zur LA Card (Macro LA CON). Vervollständige die Schaltung des Zählers durch Verbindungen mit diesen beiden Macros. Simuliere Deine Schaltung mit der Xilinx Foundation Software. Erzeuge ein Konfigurationsfile für ein XC4025E-PQ240-2 FPGA. Hochintegrierte Bauteile können durch elektrostatische Entladungen leicht zerstört werden. Um dies zu vermeiden, ist es nötig sich bei Arbeiten mit solchen Bausteinen zu erden. An jedem Praktikumsplatz liegt ein entsprechendes blaues Anti-Statik-Armband. Dieses sollte bei allen Versuchen mit der RESA-Hardware (FPGA) getragen werden. Falls Ihr sehen solltet, wie ein Bremser diese Sicherheitsmaßnahme nicht beachtet: Er HAT sie beachtet - auch wenn Ihr nicht gesehen habt wie! (Bei kurzzeitigen Arbeiten genügt es, sich durch einen Griff an großflächige metallische Gegenstände zu entladen. Diese Vorgehensweise ist Euch aber nicht gestattet!) Für Euch gilt aber immer: Wir wollen SEHEN, wie Ihr die Sicherheitsmaßnahmen beachtet!