D.5 Versuchsreihe 5: Arithmetisch-Logische Einheit

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1 D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D D.5 Versuchsreihe 5: Arithmetisch-Logische Einheit Abgabedatum: Name: Gruppe: Theorie: Versuch: (vom Tutor abzuzeichnen) (vom Tutor abzuzeichnen) In dieser und den nachfolgenden Versuchsreihen soll der Prozessor aus Abschnitt 1.2 entworfen, auf ein FPGA abgebildet und anschließend programmiert werden. In dieser Versuchsreihe wird die Arithmetisch-Logische Einheit (ALU) der CPU implementiert und verifiziert. Tabelle D.1 zeigt die Prozessor-Befehle, die von der ALU Gebrauch machen. Abbildung D.1: Die zu implementierende ALU. Befehl Opcode (31 downto 16) 15 downto 0 Bedeutung JZ aaaaa bbbbb pc R a if R b == 0 ADD ddddd aaaaa bbbbb R d R a + R b SUB ddddd aaaaa bbbbb R d R a R b AND ddddd aaaaa bbbbb R d R a &R b OR ddddd aaaaa bbbbb R d R a R b CP ddddd aaaaa R d R a NOT ddddd aaaaa R d R a SAL ddddd aaaaa R d R a 1 SAR ddddd aaaaa R d R a 1, R d [31] R a [31] Tabelle D.1: Befehle, die von der ALU Gebrauch machen. Hardware-Praktikum 2010: Versuchsreihe 5 1

2 D D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit Anschluss Richtung Typ Bedeutung S(2:0) Eingang STD_LOGIC_VECTOR Steuereingang A(31:0), B(31:0) Eingang STD_LOGIC_VECTOR Dateneingänge Q(31:0) Ausgang STD_LOGIC_VECTOR Datenausgang Z_OUT Ausgang STD_LOGIC Zero-Ausgang Tabelle D.2: Schnittstelle der ALU. Die ALU soll Daten in 32 Bit Zweierkomplementdarstellung verarbeiten und die folgenden Operationen implementieren: ADD: SUB: AND: OR: NOT: CP: SAL: SAR: Addition Subtraktion Bitweise Konjunktion Bitweise Disjunktion Bitweise Negation Bitweise Identität Arithmetisches Schieben nach links Arithmetisches Schieben nach rechts Zusätzlich ist für den jz-befehl ein Vergleich mit Null nötig. Das Signal Z_OUT soll deshalb immer dann 1 sein, wenn B = 0 ist. Wenn B 0 ist, soll Z_OUT = 0 sein. 2 Hardware-Praktikum 2010: Versuchsreihe 5

3 D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D Entwurf der ALU Vervollständigen Sie als ersten Schritt zur Spezifikation die Tabelle mit den Be- Aufgabe 1 legungen aller Steuereingänge und den dadurch ausgelösten Operationen (als RT- Beschreibung). Überlegen Sie sich, welche Stelle des Opcodes die einzelnen ALU- Befehle kennzeichnet und wählen Sie für die Belegung der Steuereingänge S (2:0) die drei geeigneten Bits des entsprechenden Opcodes. Für die einstelligen Operationen CP, NOT, SAL und SAR sollte der Dateneingang A verwendet werden. Dies erleichtert später den Entwurf! S(2:0) 000 Operation Q = A Erstellen Sie eine Verhaltensbeschreibung der ALU in VHDL. Geben Sie die Ope- Aufgabe 2 rationen möglichst abstrakt an (z. B. A AND B anstelle von (A(31) AND B(31) & A(30) AND B(30))... ). Mit Hilfe der VHDL Verhaltensbeschreibung lässt sich später die Netzliste der ALU synthetisieren. Abbildung D.2 zeigt ein Gerüst für eine entsprechende VHDL Beschreibung. Kopieren Sie den Entwurf auf Ihren Praktikumsaccount unter ~/hapratutor/v05/alu.vhd und geben Sie hier Ihren Account an oder heften Sie einen Ausdruck des Quellcodes an diese Theorieabgabe. Hinweis: Verwenden Sie keine Integer-Addition. Man kann auch mit std_logic_vector rechnen. Hardware-Praktikum 2010: Versuchsreihe 5 3

4 D D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit library IEEE; use IEEE. std_logic_1164. all; use IEEE. std_logic_misc. all; use IEEE. std_logic_unsigned. all; use IEEE. std_logic_arith. all; entity alu is port ( s : in std_logic_vector(2 downto 0); a : in std_logic_vector (31 downto 0); b : in std_logic_vector (31 downto 0); q : out std_logic_vector (31 downto 0); z_out : out std_logic ); end alu; architecture behavioral of alu is begin process (s, a, b) begin case s is when " 000" =>... when " 100" => q <= a; when " 101" =>... when others => null; end case; end process; end behavioral; Abbildung D.2: Verhaltensbeschreibung der ALU in VHDL. Versuch 3 Zur Verifikation der ALU soll ein Test-Team gebildet werden. Dieses Test-Team wird von einem Tutor geleitet und besteht aus jeweils einem Teilnehmer aus jeder Gruppe. Der jeweils andere Teilnehmer (der Entwerfer) hat die Aufgabe die ALU zu implementieren und zu analysieren. Überlegen Sie sich, wer implementiert und wer testet. Der Entwerfer fährt mit der Aufgabe 4 fort und das Test-Team bearbeitet Aufgabe 7. 4 Hardware-Praktikum 2010: Versuchsreihe 5

5 D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D Am Schluss sollen alle Module des Prozessors zusammengefügt werden. Jede Teil- Versuch 4 komponente Ihres Prozessors wird also in einer eigenen VHDL-Datei beschrieben und später wird eine VHDL-Datei erzeugt, die alle entworfenen Komponenten korrekt miteinander verbindet (hierarchischer Entwurf). Alle Quell-Dateien sollen in einem gemeinsamen Verzeichnis liegen. Legen Sie mit mkdir ein Verzeichnis ~/proc an und speichern Sie ihren Entwurf unter ~/proc/alu.vhd ab. Überprüfen Sie die Beschreibung der ALU mit Modelsim auf Syntaxfehler. Korrigieren Sie gegebenenfalls Ihre Verhaltensbeschreibung und fügen Sie die korrigierte Version dem Versuchsprotokoll bei. Hardware-Praktikum 2010: Versuchsreihe 5 5

6 D D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit Verifikation der ALU Aus Komplexitätsgründen kann die ALU nicht vollständig verifiziert werden. Bei 67 Eingängen und damit 147 Trillionen verschiedenen Eingangsbelegungen ist das zu umständlich und zeitraubend! Zur Validierung können ausgewählte Eingangsbelegungen (deterministische Muster) simuliert werden, die bestimmte Fehler (wie z. B. fehlerhafte Carry-Propagierung) sichtbar machen. In dieser Versuchsreihe soll die Verifikation mit Hilfe einer Testbench durchgeführt werden. Darunter versteht man ein VHDL-Programm, das keine externen Anschlüsse besitzt, sondern nur Signale für ein Untermodul erzeugt und auswertet. Die Testsignale werden wie in Abbildung D.1 gezeigt an die Verhaltensbeschreibung angelegt und das Resultat wird mit den Sollwerten verglichen. Abbildung D.3: Testbench zum Vergleich von Verhaltensbeschreibung und Sollwerten. Die Teststimuli und die Ausgangssignale der zu testenden VHDL-Beschreibung können mit dem Simulator mitverfolgt werden (vergleiche Abbildung D.2). 6 Hardware-Praktikum 2010: Versuchsreihe 5

7 D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D Abbildung D.4: Simulation der Testbench. Zur automatischen Überprüfung von erwarteten Ausgaben durch die Testbench eignet sich der VHDL-Befehl assert <Bedingung>; Ist <Bedingung> nicht erfüllt, bricht der VHDL-Simulator an dieser Stelle ab. Hardware-Praktikum 2010: Versuchsreihe 5 7

8 D D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit library IEEE; use IEEE. std_logic_1164. all; use IEEE. std_logic_arith. all; use IEEE. std_logic_unsigned. all; use IEEE. std_logic_textio. all; use IEEE. math_real. all; use STD. textio. all; entity alu_testbench is end alu_testbench; architecture test of alu_testbench is signal s : std_logic_vector(2 downto 0); signal a, b, q : std_logic_vector (31 downto 0); signal z_out : std_logic; begin myalu : entity work. alu port map ( s => s, a => a, b => b, q => q, z_out => z_out ); tests : process begin -- z_out testen, werden auch falsche Signale mitgeprueft? a <= (others => 1 ); b <= (others => 0 ); s <= (others => 1 ); wait for 40 ns; assert z_out = 1 report "b = 0 aber Null wurde nicht erkannt" severity error; -- werden alle Signale von B geprueft? for i in 0 to 31 loop a <= (others => 0 ); b <= (others => 0 ); b (i) <= 1 ; s <= (others => 0 ); wait for 40 ns; assert z_out = 0 report "b/=0 aber Null wurde erkannt" severity error; end loop; wait; end process tests; end test; Abbildung D.5: Unvollständige Testbench für die ALU. 8 Hardware-Praktikum 2010: Versuchsreihe 5

9 D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit D Überlegen Sie sich zu jeder Operation mindestens zwei Testmuster mit den dazu- Aufgabe 5 gehörigen Sollergebnissen. Wählen Sie Ihre Testmuster so, dass sie sowohl Fehler in der Ansteuerung, als auch in der Ausführung der jeweiligen Operation erkennen. Begründen Sie kurz Ihre Wahl. S A B Q Z_OUT Erklärung B 0 B /= 0 erkannt? B 0 B /= 0 erkannt? B 0 B /= 0 erkannt? B = 0 erkannt? Hardware-Praktikum 2010: Versuchsreihe 5 9

10 D D.5: Versuchsreihe 5: Arithmetisch-Logische Einheit Aufgabe 6 Ergänzen Sie die oben abgedruckte, unvollständige ALU-Testbench mit allen wichtigen Testfällen aus der letzten Aufgabe. Kopieren Sie die Testbench auf Ihren Praktikumsaccount unter ~/hapratutor/v05/alu_tb.vhd und geben Sie hier Ihren Account an oder heften Sie einen Ausdruck der Testbench an diese Theorieabgabe. Versuch 7 Test-Team: Erstellen Sie eine gemeinsame Testbench aus den theoretischen Vorarbeiten jeder Gruppe. Diese Testbench wird allen Gruppen des Termins zur verfügung gestellt um alle ALUs zu testen. Versuch 8 Besprechen Sie innerhalb ihrer eigenen Gruppe die finale Testbench und die implementierten Testfälle. Simulieren Sie die Testbench für die ALU mit ModelSim. Analysieren Sie die Simulationsergebnisse. Korrigieren Sie gegebenenfalls die fehlerhafte Verhaltensbeschreibung. Überprüfen Sie die geänderte ALU erneut mit der Testbench. Protokollieren Sie Ihre Simulationsergebnisse und evtl. notwendige Änderungen an Entwurf und Testbench. Fügen Sie, falls Korrekturen notwendig waren, den neuen Entwurf sowie einen Ausdruck der Testbench bei. Versuch 9 Synthetisieren Sie die ALU mit dem Programm XST. Im Gegensatz zur Versuchsreihe 4 brauchen keine Pads definiert werden. Erzeugen Sie einen Report über Area und Timing Ihres Entwurfs und geben Sie ihn mit dem Versuchsprotokoll ab. Versuch 10 Schalten Sie alle Geräte bis auf den Rechner aus. Überprüfen Sie, ob alle Leitungen, Multimeter und Tastköpfe aufgeräumt sind. Stellen Sie die Stühle an die Tische und vergewissern Sie sich nochmals, dass der Platz in ordnungsgemäßem Zustand ist. Lassen Sie bitte keinen Unrat unter den Tischen stehen! 10 Hardware-Praktikum 2010: Versuchsreihe 5