Effizienter Entwurfsfluss durch neue Verfahren der Logiksynthese und Technologieabbildung von VHDL-Hardwarebeschreibungen

Transkript

1 Effizienter Entwurfflu urch neue Verfhren er Logikynthee un Technologieilung von VHDL-Hrwreechreiungen vorgelegt von Diplom-Ingenieur Jn Gutche Von er Fkultät IV - Elektrotechnik un Informtik er Technichen Univerität Berlin zur Erlngung e kemichen Gre Doktor er Ingenieurwienchften - Dr.-Ing. - genehmigte Dierttion Promotionuchu: Voritzener: Berichter: Prof. Dr. rer. nt. Otto Mnck Prof. Dr.-Ing. Hn-Ulrich Pot Prof. Dr.-Ing. Hn Lieig Tg er wienchftlichen Auprche: 20. Mi 2005 Berlin 2005 D83

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3 Dnkgung Die vorliegene Areit enttn im Rhmen meiner Tätigkeit l wienchftlicher Mitreiter m Intitut für Techniche Informtik un Mikroelektronik er Technichen Univerität Berlin. Ich nke llen, ie in verchieener Weie zum Gelingen ieer Areit eigetrgen hen. Herrn Prof. Dr.-Ing. Hn-Ulrich Pot für ie gegeenen Freiräume un Tipp, Herrn Prof. Dr.-Ing. Hn Lieig für ie ofortige Bereitchft, zweite Gutchten zu üernehmen, für entgegengerchte Interee n er Areit un ie wertvollen Gepräche ein herzliche Dnkechön. Weiterhin nke ich Nico Moer, meinem Lieling-E-Tutor, er mich uch l gleichgetellter Kollege ei uengelnen Frgen nicht vor ie Tür geetzt ht, Till Neunt un Prof. Dr. Mtthi Menge, ie Kollegen von er Konkurrenz, ie ich für jee meiner Prolemchen pontn hen egeitern len, Silvi Re, There Schow, Torten Sowki un Kontntin Grünger ie mir eltlo eim Feinchliff geholfen hen, einem gewien Kinergrten für en nötigen Atn, wenn e ml wieer klemmte un ich keine Sonne mehr geehen he. Lt ut not let nke ich meiner Fmilie für ie Geul, wenn ich och nicht o viel Zeit htte, wie ich mir immer vorgenommen he. Berlin 23. Mi 2005 i

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5 Zummenfung Neen er ttächlichen Leitungfähigkeit von Syntheewerkzeugen hinichtlich Syntheegechwinigkeit un Güte er prouzierten Ergenie it uch ie urch en Benutzer notwenige Interktion zur Erzeugung eine efrieigenen Proukte ein wichtiger Fktor ei er Frge, wie chnell eine vorgegeene Aufge umgeetzt weren knn (Time to Mrket). Zwei grunlegene Deignchwächen etehener Syntheewerkzeuge weren unterucht, welche eine permnente Aufmerkmkeit eiten e Entwickler erforern. Die erte Deignchwäche etrifft ie utomtiche Logikynthee. Sie knn zu einem unterchielichen Verhlten er generierten Schltung im Vergleich zu einer vorher urchgeführten Simultion führen. Diee Syntheefehler in oft nur chwer zu erkennen. Die Vermeiung olcher Fehler eiten e Entwickler it nur ei er trengen Einhltung eine gegeenen Coing-Style möglich. Dieer wir von en meiten Werkzeugen nur oerflächlich geprüft un verkompliziert zuätzlich ie Bechreiung etimmter Bugruppen erhelich. E weren ie Urchen für iee Verhlten echrieen un ein lterntive vom Coing-Style unhängige Logikyntheeverfhren SiS (Simultion-e-Synthei) vorgetellt. Diee Verfhren verwenet, ineonere ei er Synthee von euentiellen Schltungen, einen neren Antz l ktuelle VHDL-Syntheeverfhren. Im Gegentz zu ieen wir ei nicht verucht, u er Struktur er echrieenen Schltung uf en Schltungtyp zu chließen, ttteen wir ie zu üeretzene Bechreiung einer peziellen Simultion unterworfen un nhn er Ergenie eine entprechene Schltung generiert. Die zweite Deignchwäche etrifft ie Schnitttelle zwichen Logikynthee un Technologieilung. Die Verwenung von VHDL n ieer Stelle erlut zwr ie elieige Komintion von Werkzeugen, führt er zum Verlut trkter Deigninformtion, wie z. B. von rithmetichen Strukturen, w urch en Eintz zuätzlicher Werkzeuge un mit verunener Entwicklungzeit ugeglichen weren mu. Die Integrtion von Logikynthee un Technologieilung ermöglicht e, eine neue Schnitttelle A-RTL (Arithmetic-RTL) zu chffen, um iee trkten Informtionen zu ewhren un innerhl er Technologieilung ALTeM (Arithmetic n Logic Technology Mpping) zu nutzen. Die entwickelten Verfhren wuren innerhl einer eipielhften Implementierung eine kompletten Syntheewerkzeug Sure-Dnce integriert un unterucht. Im Vergleich zu en verfügren VHDL-Syntheewerkzeugen zeichnet ich Sure-Dnce urch eine fehlerfreie Synthee, unhängig vom verweneten Coing-Style, un ie Möglichkeit er unmittelren Generierung effizienter rithmeticher Strukturen u. iii

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7 Inhltverzeichni Dnkgung Zummenfung Inhltverzeichni Symol- un Akürzungverzeichni i iii v i 1 Einleitung Motivtion Eigener Beitrg Üericht Stn er Technik Entwurf igitler Schltungen Hierrchiche Moell un zugehöriger Syntheeflu Deigntrtegien Die Hrwreechreiungprche VHDL Logikynthee u VHDL-Bechreiungen Technologieechreiungen Schltungtechniken Synchrone Schltungen Aynchrone Schltungen Eintz von Dtennken eim VLSI-Entwurf Theoretiche Grunlgen Bechreiung von Schltungfunktionen mittel Boolecher Alger Eineutige Repräenttion oolecher Funktionen Motivtion Funktiontellen un elementre Opertionen Entropie l Ornungkriterium er Funktionvrilen Syntheegerechte Schltungechreiung mit VHDL Dul-ril-encoing Logikyntheeverfhren SiS Üerlick Präprozeor Prozeynthee Üerlick Ertellung er Unterprozee Trennung komintoricher von enitiven Beingungen Ertellen er Wertetellen Betimmung e Schltungtyp un er Steuerignle v

8 4.3.6 Ertellen er Schltung Achließene Üerprüfungen un Optimierungen Prozeynthee ei umfngreichen Senitivitätliten Generliierung Synthee prlleler VHDL-Bechreiungen Synthee logicher Strukturen Synthee rithmeticher Strukturen Technologieilung ALTeM Üericht Vorynthee Motivtion Verfhren Reourcenverteilung Verfhren Gechwinigkeitoptimierung Bewertung Gütefunktion Logikilung Ailung er Speicherelemente Zyklenerkennung Ailung er Schltnetze Arithmetikilung Synchron Dul-ril-encoing Logikilung Arithmetikilung Regiterilung Dtennk A-RTL Üericht Logikynthee Technologieilung Implementierung Üerlick lirry_compiler Funktionlität Beienung eign_compiler Funktionlität Beienung Ergenie Logikynthee SiS Technologieilung ALTeM Aulick Logikynthee vi

9 8.2 Technologieilung Anhng A Dteiformte A.1 Synopy Technologieechreiung A.2 VHDL Zellechreiung nch Stnr IEEE A.3 Strukturelle VHDL Anhng B Beipielchltungen B.1 Interruptcontroller e Crypto-UART B.2 Verchlüelungeinheit e Crypto-UART B.3 KDS Doule-Dt-Rte-Regiter B.4 Logikynthee mit generliiertem Verfhren Literturverzeichni vii

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11 Symol- un Akürzungverzeichni A-RTL ALU ALTeM ANSI ASIC BDD BDT BLIF CAD D-FF DE-FF DR-FF DNF EMV FIFO FPGA FR-FF IEEE IP KISS KNF NP OBDD RAM RTL SLIF SiS RS-FF VHDL VHSIC WORM Arithmetic-RTL Arithmetic n Logic Unit Arithmetic n Logic Technology Mpping Americn Ntionl Stnr Intitute Appliction Specific Integrte Circuit Binry Deciion Digrm Binry Deciion Tree Berkeley Logic Interchnge Formt Computer Aie Deign Dely-Flipflop Dul-Ege-Flipflop Dul-Ril-Flipflop Dijunktive Normlform Elektromgnetiche Verträglichkeit Firt In Firt Out Fiel Progrmmle Gte Arry Flnken-Reet-Flipflop Intitute of Electricl n Electronic Engineer Intellectul Property Stte Aignment Progrm for PLA-e Finite-Stte Mchine Konjunktive Normlform Nichteterminitich Polynomiell Orere Binry Deciion Digrm Rnom Acce Memory Regiter Trnfer Level Stnfor Logic Interchnge Formt Simultion-e-Synthei Reet-Set-Flipflop VHSIC Hrwre Decription Lnguge Very High Spee Integrte Circuit Write Once Re Mny i

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13 1 Einleitung 1.1 Motivtion Der Entwurf igitler Schltungen it urch eine hohe, tänig zunehmene Kompleität er zu ewältigenen Aufgen gekennzeichnet. Die it eingt urch ie Forerung, immer leitungfähigere Schltungen mit gleicher oer geringerer Entwicklungzeit zu entwerfen. Diee Aufge gelingt nur, wenn ie Entwicklung er entprechenen Entwurfwerkzeuge mit er Technologieentwicklung Schritt hält. Die Leitungfähigkeit von Syntheewerkzeugen lät ich unter nerem uf folgene Fktoren zurückführen: 1. Bewältigung er Dtenmenge zw. Rechenzeit Bei er Bewältigung er zu verreitenen Dtenmenge it ie verwenete Hrwre (Speicher, Rechengechwinigkeit) nur ein Fktor ei er Frge, wie chnell ein gegeene Deign ynthetiiert weren knn. Zuätzlich pielen uch ie im Syntheewerkzeug reliierten Dtentrukturen un Algorithmen eine Rolle. Die reine Rechenzeit zum Bewältigen vieler Teilchritte währen e Syntheeprozee hängt in er Regel nicht liner von er vorgegeenen Deigngröße. Hier in tänig neue Verwltungkonzepte un Algorithmen gefrgt, in er Regel von uzugehen it, ie Leitungfähigkeit er verweneten Hrwre nur liner zur Kompleität e zu ereitenen Deign it. 2. Interktionmöglichkeiten un -notwenigkeiten Interktionmöglichkeiten in Schnitttellen, ie e em Entwickler erluen, zuätzlich Einflu uf en Syntheeproze zu nehmen, inem vom Stnrproze weichene Rneingungen n unterchielichen Stellen eingercht weren können. Die knn etw ie Ange von neren Gechwinigkeitvorgen in einem einzelnen Untermoul im Vergleich zu en glolen Vorgen ein. Interktionnotwenigkeiten in zwingen notwenige Schritte, ohne ie er Syntheeproze nicht urchgeführt weren knn zw. ie Ergenie nicht zu verwerten in. Die in eipielweie ie Angen er Augngechreiungen un er Zieltechnologie. Sowohl ie Reuzierung er Interktionnotwenigkeiten l uch ie Schffung zuätzlicher Interktionmöglichkeiten können en Entwurfproze optimieren. 3. Qulität er Augngten Unter er Qulität er Augngten it er Gr er Bruchrkeit er von er Synthee gelieferten Ergenie zu vertehen. Ein Apekt it ie Frge, wie effizient ein vorgegeene Deign unter Berückichtigung vorgegeener Rneingungen nch er Synthee reliiert it. Ein weiterer Punkt etrifft ie grunlegene Funktionlität, ie ufgrun zum gegenwärtigen Zeitpunkt immer noch uftretener Syntheefehler nicht immer gegeen it un ich unmittelr uf ie Entwicklungzeit uwirkt. 1

14 1 Einleitung 4. Qulität er Eingngten Die Qulität er Eingngten ezieht ich huptächlich uf ie Form er vom Syntheewerkzeug verreitren Eingngten. Die Möglichkeit, zunehmen trktere Bechreiungen verreiten zu können (ei e irekt im Syntheewerkzeug oer urch neue vorgechltete Werkzeuge wie High Level Compiler), entinet en Entwickler von em Durchführen entprechener Trnformtionen. Eine Verkürzung er Entwurfzeit lät ich urch Einwirken uf einen oer mehrere Punkte erzielen. Der Eintz von leitungfähigerer Hrwre un zuätzlicher Speziloftwre (Punkt 1 un 3) knn nur kurzfritig eine Löung rtellen. Lngfritig it ie permnente Üerreitung un Anpung er Werkzeuge n neue Anforerungen (wie eipielweie umfngreichere Schltungen, neue Fertigung- un Schltungtechnologien) notwenig, um mit er Entwicklung Schritt hlten zu können. 1.2 Eigener Beitrg Die neuen Verfhren zur Reuzierung er Entwurfzeit wuren in em Entwurfwerkzeug Sure-Dnce für ie Logikynthee un Technologieilung integriert. Der Aufu it trk n konventionelle Werkzeuge ngelehnt, o Werkzeug ohne Moifiktionen in etehene Deignprozee einzuglieern it. Sure-Dnce zeichnet ich, eingt urch entwickelte Verfhren SiS (iehe Logikyntheeverfhren SiS uf Seite 33), urch eine vergleichweie genue Synthee u, welche ie Zeit er Suche nch Syntheefehlern reuziert. Zuätzlich wure urch en Eintz von SiS er ynthetiierre Sprchumfng üer en og. Coing-Style (iehe Logikynthee u VHDL-Bechreiungen uf Seite 12) hinu erweitert, wourch ie Anzhl er urchzuführenen Anpungen e Hrwreeign n Syntheewerkzeug verringert wir. So weren im Gegentz zu verfügren Werkzeugen en Coing-Style verletzene Bechreiungen mit Sure-Dnce entweer korrekt üeretzt oer mit einer ugekräftigen Melung gelehnt. Im Unterchie zu vorhnenen Werkzeugen wuren Logikynthee un Technologieilung in einem Werkzeug zummengeführt. Die Verchmelzung er normlerweie voneinner getrennten Werkzeuge erlut e, hängig von er getellten Aufge, uf unterchielichen Atrktioneenen zu reiten. So wir im Vergleich zu neren Werkzeugen eipielweie ie Synthee von rithmetichen Strukturen er Technologieilung ALTeM (iehe Technologieilung ALTeM uf Seite 59) üerlen, iee ufgrun er ort verfügren Technologieten nn eere Strukturen erzeugen knn, l e ie Logikynthee mit einer generichen Architektur vermg. E it o innerhl er llgemeinen Synthee eipielweie möglich, effizientere rithmetiche Strukturen l mit vergleichren Werkzeugen zu erzeugen, wehl n ieem Punkt uf en Eintz von zuätzlichen Werkzeugen zum Erzeugen pezieller Strukturen (Coregenertoren) verzichtet weren knn. Jee Verfhren für ich knn je nch Aufge ie urch en Entwickler urchzuführenen Schritte eutlich reuzieren. 2

15 1.3 Üericht 1.3 Üericht D folgene Kpitel enthält einen Üerlick üer en Stn er Technik. In Kpitel 3 weren ie im weiteren Verluf enötigten grunlegenen Verfhren er Verreitung oolecher Funktionen ehnelt. Die Kpitel 4 i 6 ehneln im Einzelnen ie neuen Syntheeverfhren, welche im Rhmen e Syntheewerkzeug Sure-Dnce implementiert wuren. Der Aufu von Sure-Dnce it in Ailung 1.1 gegeen. Sure-Dnce eteht u zwei Progrmmen. Der lirry_compiler wnelt eine gegeene VHDL-Technologieechreiung in eine für en eign_compiler verwertre Bechreiung um. Die entprechenen Verfhren in in Kpitel zw. Kpitel 7.1 echrieen. Aufge e eign_compiler it ie Üertrgung einer in VHDL gegeenen RTL-Bechreiung in eine technologiepezifiche Netzlite. Der eign_compiler etzt ich zummen u er Logikynthee SiS (Kpitel 4), er Technologieilung ALTeM (Kpitel 5) un einer peziellen Dtennk A-RTL (Kpitel 6), welche ie Schnitttelle zwichen Logikynthee, Technologieilung un em lirry_compiler rtellt. Kpitel 7 ehnelt ie Funktionlität un Beienung u er Sicht e Benutzer un ewertet ie implementierten Verfhren. Die Areit chließt mit einem Aulick uf weitergehene Entwicklungen er vorgetellten Verfhren un er Implementierungen. VHDL-Technologieechreiung VHDL-Deignechreiung... proprietäre Technologieechreiung Entropieetimmung lirry_compiler... generiche Netzlite Logikynthee SiS Dtennk A-RTL... Technologieilung ALTeM eign_compiler technologiepezifiche VHDL-Netzlite Ailung 1.1 Aufu e Sure-Dnce-Syntheewerkzeug. 3

16 1 Einleitung 4

17 2 Stn er Technik 2.1 Entwurf igitler Schltungen Hierrchiche Moell un zugehöriger Syntheeflu E hen ich unterchieliche Hierrchiemoelle [53, 56] ewährt, um ie verchieenen Rnprmeter eine Projekte geornet un kontetezogen ereiten zu können. Je nch evorzugtem Vorgehen eim Entwurf fließen ie zu erfüllenen Rneingungen uf en unterchielichen Atrktioneenen in Deign ein. Die Komplettierung e Deign uf einer Schicht erzeugt zuätzlich neue Rneingungen, ie e uf er nächten Schicht zu erückichtigen gilt. E eitieren unterchieliche Moelle, um en Entwicklungproze zu vernchulichen. Je nch Berf können einzelne Schichten e Moell feiner unterglieert weren, um uf pezielle Proleme ufmerkm zu mchen, oer e wir eine groe Glieerung vorgenommen, um en Proze l Gnze einfcher erfen zu können. Im Kontet e Hrwreeign verteht mn unter Synthee en Üergng von er formlen Bechreiung eine Verhlten zu einer iee Verhlten reliierenen Struktur [39]. Diee Vertänni ht ich i heute urchgeetzt, uch wenn hierei urprünglich nicht uchließlich Üeretzen l vollutomticher Proze gemeint wr. Prinzipeingt knn nur ei er Atrktionreuzierung eim Top-Down-Entwurf von einem Syntheeproze geprochen weren. Telle 2.1: Hierrchiche Glieerung eine igitlen Sytem u funktionler Sicht un typiche Werkzeuge zur Bereitung un Synthee Atrktioneene Bereitung Werkzeuge Synthee Beipiel Sytem Teteitor (Wor, Frmemker) Grphikeitor (Illutrtor, fig) - DVI Vieo Konverter RGB Algorithmich Progrmmeitor (Viul Stuio, Emc) Sttechrteitor (CoeMoeller, Unimoeler, Cop) High-Level-Synthee (PtolemyII, ARC, Diy) y i e i =

18 2 Stn er Technik Telle 2.1: Hierrchiche Glieerung eine igitlen Sytem u funktionler Sicht un typiche Werkzeuge zur Bereitung un Synthee Atrktioneene Bereitung Werkzeuge Synthee Beipiel RTL Progrmmeitor (Emc) Integrierte Entwicklung- Plttform (ISE) Logikynthee (Deign Viion, Leonro Spectrum, Sure-Dnce) e 2 21 mul 2 reg 2 reg 1 Gtter Schltungeitor (Orc, ISE, Cence) Technologieilung (LeonroSpectrum, RASP, Ciy, Sure-Dnce) =1 & & ff Trnitor/ Technologieeene Schltungeitor (Cence) Zellgenertoren Eine geräuchliche hierrchiche Glieerung eine igitlen Sytem u rein funktionler Sicht mit en jeweil zugehörigen Werkzeugen zur Bereitung un Synthee it in Telle 2.1 rgetellt. Die einzelnen Eenen in wie folgt chrkteriiert: 1. Sytemeene Augehen von er Iee für eine Schltung wir uf er Sytemeene ie eigentliche Funktion e Sytem pezifiziert un ie glolen Rnprmeter wie z. B. Gechwinigkeit, Ein- un Augngignle weren efiniert. Die Bechreiung erfolgt in chriftlicher Form oer mit Hilfe von Grphiken un tellt eine Vertänigunggrunlge für ie m Projekt eteiligten Entwickler r. Zum Ertellen er Bechreiung kommen elieige Tet- un Grphikeitoren zum Eintz. Bei er zugehörigen Sytemynthee wir ie formle Spezifiktion in mehrere Komponenten unter Berückichtigung vorgegeener Rnprmeter unterglieert. Dieer Schritt knn, eingt urch ie prktich elieige Repräenttion er Augngten, nur ehr eingechränkt utomtiiert weren. Teil er Sytemynthee it e ementprechen uch, ie Spezifiktion in eine urch Syntheewerkzeuge verwertre Form zu ringen. 6

19 2.1 Entwurf igitler Schltungen 2. Algorithmiche Bechreiung In er Algorithmichen Bechreiung wir Sytem urch eine Reihe neenläufiger Prozee echrieen. Grunlegene Funktioneinheiten er Schltung weren ermittelt un urch llgemeine Blöcke rgetellt. Die einzelnen Blöcke können üer Signle Dten utuchen. Au llen ermittelten Elementen lät ich eine Gruntruktur e zu entwerfenen Sytem leiten. Aufge er Algorithmichen Synthee it ie Trnformtion eine Verhltenmoell oer einer lgorithmichen Bechreiung in eine Struktur uf Regiter-Trnfer-Eene (RTL). E weren eipielweie ie enötigten Zutnutomten zur Anteuerung er einzelnen Moule generiert. Die knn je nch Teilkomponente utomtich urch og. High-Level-Compiler gechehen. Stehen entprechene IP-Biliotheken zur Verfügung, können chon uf ieer Eene fertige Schltungteile eingeetzt un getetet weren. Im univeritären Umfel git e zhlreiche Anätze, ie ufuen uf UML eine irekte Hrwreynthee [1, 50], zum Teil uch verunen mit einer Hrwre/Softwre-Prtitionierung [4], urchführen. Ein ktueller Tren it vor llem SytemC [111]. E hnelt ich ei um eine Kleniliothek, mit er in C++ echrieene Algorithmen uf Hrwretrukturen geilet weren können. Vor llem urch ie vom Werkzeug unhängige Schnitttelle un immer eere Untertützung urch kommerzielle Anieter (Forte mit Cynteizer [86], Synopy mit CoCentric [84] un Mentor Grphic mit Moelim[45]) ercheint e whrcheinlich, ich SytemC mittelfritig gegenüer lterntiven Anätzen urchetzen wir. Weitere Entwicklungen von High-Level-Compilern für nere Hochprchen git e zum Beipiel für Jv [2, 14] oer C [59]. Betreungen zur High-Level-Synthee, ugehen von grphich repräentierten ynchronen Dtenflugrphen, git e eipielweie im kommerziellen Umfel von Synopy mit Cop oer l freie Implementierung mit PtolemyII [108]. 3. Regiter-Trnfer-Eene In er RTL (Regiter-Trnfer)-Eene weren ie Eigenchften er Schltung urch Trnfer er Dten zwichen Regitern un tenverreitenen Opertionen pezifiziert. Au en Opertionen weren ie enötigten elementren Funktioneinheiten (Coierer, Multipleer, ALU uw.) geleitet, intntiiert un eingeunen. Kontrollun Dtenflu weren zummengeführt un ie entprechenen Steuertrukturen erzeugt. Die zugehörige Regiter-Trnfer-Synthee lät ich in Dtenpfynthee un Kontrollpfynthee unterglieern: Die Dtenpfynthee ermittelt, für welche Signle Regiter zur Speicherung ngelegt weren müen. Für nicht zu peicherne Signle weren komintoriche Logik- un Verinungleitungen vorgeehen. Die Kontrollpfynthee erzeugt ie Steuerung er Regiter-Trnfer. Entprechen weren uch hier Zutnutomten ngelegt, um Treier un Multipleer nzuteuern. D Üergngnetzwerk er Automten wir urch ooleche Gleichungen repräentiert. 7

20 2 Stn er Technik D Ergeni it eine generiche Netzlite mit en volltänigen miteinner verwoenen Dten un Kontrollflüen. Schltnetze weren l ooleche Gleichungen repräentiert oer etehen u Elementen einer technologieunhängigen Biliothek. Die nchfolgene Logikynthee optimiert ie urch ooleche Gleichungen echrieenen komintorichen Netzwerke, generiert für ie Automten eine geeignete Zutnkoierung un etzt iee zummen mit llen u er Regiter-Trnfer-Synthee generierten Regitern un Multipleern in eine generiche Zieltechnologie um. Im Unterchie zur Sytem- un Algorithmichen Synthee wir ie Regiter-Trnfer- Synthee, wenn üerhupt, nur für pezielle Fälle ohne Syntheewerkzeug urchgeführt. Die zhlreichen (zum Teil peziell für ie Regiter-Trnfer-Synthee entwickelten) Repräenttionformte wuren in en letzten Jhren urch huptächlich zwei Formte verrängt, welche von en wichtigten Entwurfwerkzeugen untertützt weren. Zum einen it ie VHDL (iehe Die Hrwreechreiungprche VHDL uf Seite 10), zum neren Verilog [107], eine 1985 uf er Automte Integrte Deign Sytem vorgetellte Sprche, ie 1995 zum IEEE-Stnr 1364 [71] wure. Verilog wure im Unterchie zu VHDL peziell für ie Synthee entwickelt. Die erleichtert ie Entwicklung von entprechenen Syntheewerkzeugen im Vergleich zu VHDL- Syntheewerkzeugen erhelich, wehl uch freie Syntheewerkzeuge, wie zum Beipiel Icru Verilog [94], für eine Verilog-ierte Synthee verfügr in. Freie Implementierungen für eine VHDL-ierte Logikynthee in, mit Aunhme e in ieer Areit vorgetellten Sytem Sure-Dnce, nicht eknnt. Kommerzielle Syntheewerkzeuge, wie z. B. Mentor Grphic Leonro Spectrum [96], Synopy DC Epert [87], Xilin ISE [95] oer Mgm Blt RTL [81], untertützen in er Regel eie Stnr. 4. Gttereene Die Gttereene knn weitetgehen irekt u er RTL-Bechreiung geleitet weren. Die einzelnen Funktioneinheiten in hier in ie grunlegenen Gtter zerlegt un urch Signle verunen. Aufge er Synthee uf ieer Eene it ie Technologieilung (Technology Mpping). E weren hierei ie generichen Netzliten uf eine vorgegeene Technologie geilet. Neen er funktionlen Üereintimmung er Augngechreiung mit er vorgegeenen Netzlite müen zuätzlich ie phyiklichen Rneingungen erückichtigt weren. Die Rneingungen ergeen ich u glolen Vorgen (mimle Stromufnhme, Gechwinigkeit, Pltzerf) zw. u er Technologie elt (Fnin/Fnout). An ie Technologieilung chließt ie Pltzierung un Verrhtung,. h. Fiieren er Funktioneinheiten n einen etimmten Pltz uf em zu entwerfenen Butein owie ie geeignete Verinung üer elektriche Leitungen n. Die Pltzierung un Verrhtung knn logelöt von er Technologieilung in eigenen Werkzeugen erfolgen [49]. Ineonere ei en kommerziellen Werkzeugen wie z. B. Synopy FPGAEpre [92], Mgm Blt Fuion [80] in eie Schritte in er Regel in einem Werkzeug integriert. Freie Werkzeuge zur Technologieilung git e nur vereinzelt, ie hierfür enötigten Technologieten für nichtkommerzielle Anwenungen nur chwer verfügr in. Dementprechen reiten iee Werkzeuge wie z. B. SIS [16], Allince [113] oer Electric [88] oft mit generichen oer verlteten Technologien, ie zumeit in einem werkzeugpezifichen Formt gegeen 8

21 2.1 Entwurf igitler Schltungen in. Ein freie Werkzeug für ie Progrmmierung von FPGA un CPLD it Rp [109], woei uch iee nur mit offengelegten Progrmmierpezifiktionen wie z. B. für ie XC3000 FPGA Serie [114] von Xilin innvoll einetzr it. 5. Trnitoreene Die Trnitoreene wir nur unter etimmten Beingungen in ie funktionle Sichtweie mit eingeunen. Auf ieer Eene wir primär uf elektriche Proleme, wie z. B. en Entwurf un ie Aninung nloger Schltungteile n Deign un Anforerungen n ie Peripherie er Schltung eingegngen. Zumeit weren zu ieem Zweck vom Herteller vorgegeene Schltungteile eingeetzt, o er ufwänige Hnentwurf, er eher einen Aunhmefll rtellt, entfällt. Zur Untertützung von Entwicklern ei er Einführung neuer Technologien können og. Zellgenertoren Teile e Entwurfprozee utomtiieren. Sie erluen eine ynmiche Anpung n pezielle Geometrievorgen, eipielweie Längen-/Breitenverhältnie oer Orientierung er Anchlupin. Ahängig von enötigten Gechwinigkeiten un Treiertärken knn uch eine utomtiche Dimenionierung er Trnitoren erfolgen. Je nch verwenetem Entwurfproze kommen noch zuätzliche Eenen wie z. B. Geometrie hinzu, oer e weren, eingt urch entprechen mächtige Werkzeuge, einzelne Eenen üerprungen. Die Prolemtik er kurzen Entwicklungzeiten erforert hohe Diziplin un plnvolle Vorgehen uf er Seite e Entwickler. D Üerpringen eine vorgeehenen Schritte in er rgetellten Hierrchie knn möglicherweie ie Entwicklungzeiten ingemt verkürzen. Ein uftretener Fehler eeutet nn jeoch oft eine zeitufwänige Fehlernlye, ie en Erfolg e entprechenen Projekte in Frge tellen knn Deigntrtegien Zur Bereitung eine größeren Projekte wir zwichen zwei grunätzlichen Deigntrtegien unterchieen: Beim Bottom-up-Entwurf wir uf er unterten Eene egonnen. Trnitoren weren zu elementren Logikgttern verunen, welche eim nächten Schritt zu kompleeren Gttern verchltet weren. Regiter weren u Flipflop zummengeetzt un mit en elementren Schltnetzen zu en grunlegenen Schltwerken verunen. Der Vorteil ieer Strtegie it rin zu ehen, mn chon ehr früh im Entwurf zu erfüllene Rnprmeter (wie eipielweie eine zu erreichene Gechwinigkeit) erückichtigen knn. Zuätzlich it e möglich, chon nch en erten Deignchritten mit er Low-Level Simultion zu eginnen un uf prozeeingte Proleme einzugehen. In er Regel fällt e jeoch chwer, ein olche Projekt l Gnze zu üerchuen. Ineonere ei umfngreichen Deign, wo z. B. uch mehrere unhängige Entwickler n jeweil unterchielichen Teilen reiten, kommt e chnell zu Prolemen, wenn e rum geht, ie einzelnen Komponenten zummenzufügen. D pezielle Schwierigkeiten ert währen e Entwurfprozee erknnt weren, it e ehr pro- 9

22 2 Stn er Technik lemtich, chon vor Schnitttellen zwichen en einzelnen Komponenten zu vereinren. Der Top-own-Entwurf verucht ie Proleme e Bottom-up-Entwurf zu umgehen. E wir uf er oerten Eene egonnen un mn urchläuft en Entwurfproze wärt. Eine Strukturierung e Projekte gechieht ehr früh, o e prolemlo möglich it, Projekt zu prtitionieren, um e entprechen uf mehrere Entwickler ufzuteilen. Die uf einer Eene komplettierten Dten weren mit uf ie nächte Stufe üernommen un ort weiter verfeinert un konkretiiert. Nchteil e Verfhren it, ert reltiv pät fetteht, o ie gegeenen Rneingungen (Lufzeit, Pltzerf uw.) eingehlten weren können. Die Qulität einer frühen Achätzung it trk hängig vom urchzuführenen Projekt un em Erfhrungtn er Entwickler. Gegeenenfll it ein Reeign notwenig, ei em uf llen Eenen (Jojo-Entwurf) verucht wir, Projekt errt nzupen, ie Rneingungen uf unterter Eene erfüllt weren. Beim ttächlichen Entwurf weren häufig eie Deigntrtegien vermicht. Entprechen er verweneten Syntheewerkzeuge, eren Aufge zumeit eine Konkretiierung e Deign it, wir von oen urch ie Hierrchie gereitet. Zumeit it jeoch ei Entwurfeginn chon klr, welche ie kritichen Elemente e Deign in. Ein gezielte Low-Level-Deign n ieen Punkten erlut e, trotz e glolen Top-own-Entwurfe, frühzeitig Augen üer engültige Verhlten er Schltung zu treffen. 2.2 Die Hrwreechreiungprche VHDL VHDL wure im Auftrg e meriknichen Verteiigungminiterium zwichen 1983 un 1985 im Rhmen e VHSIC-Progrmm entworfen. Ziel wr ie Schffung einer Sprche zur eineutigen Bechreiung kompleer Syteme un eren Schnitttellen mit er Möglichkeit e Autuche von Moellen un Entwürfen zwichen voneinner unhängigen Entwicklergruppen wure ie Sprche zum erten IEEE-Stnr für Hrwre-Bechreiungprchen (IEEE ). Entprechen er IEEE-Richtlinien, wonch ein Stnr lle fünf Jhre üerreitet weren mu, wure 1993 ie Verion un 2002 ie Verion efiniert. Beie Verionen einhlten vorwiegen kometiche Änerungen. Inzwichen it VHDL uch l ANSI-Stnr efiniert. VHDL ht ich in en letzten Jhren neen Verilog zum De-fcto-Stnr l Sprche zur Bechreiung elektronicher Hrwre entwickelt. Sie wir zur Bechreiung von igitlen Schltungen owohl ei er Simultion l uch ei er Synthee verwenet. De Weiteren it e mittlerweile ülich, VHDL l Autuchmeium zwichen en unterchielichen Entwicklungwerkzeugen zu verwenen. Beingt urch en urprünglichen Anpruch er Sprche l reine Bechreiung von Sytemen fehlen iniviuelle Sprchkontrukte, ie uf ie Beonerheiten einer Atrktioneene eingehen, un müen oft ufwänig ner moelliert weren. Beipielweie git e für ie Bechreiung von Zutnmchinen, einer elementren Einheit er RTL-Bechrei- 10

23 2.2 Die Hrwreechreiungprche VHDL ung, keine eineutigen Sprchkontrukte un e mu uf Elemente u höheren Atrktioneenen ugewichen weren, woei ie Eineutigkeit verloren geht un ie Fehlernfälligkeit er Bechreiung entprechen hoch it. Der große Vorteil von VHDL gegenüer zhlreichen neren Bechreiungprchen it ie Möglichkeit, zu entwickelne Sytem uf unterchielichen Atrktioneenen zu echreien. So knn in VHDL ein reine Verhltenmoell ertellt weren, welche währen e Entwurfprozee immer weiter i zur Netzlite verfeinert wir, ohne ie Entwicklungumgeung zu verlen. Unterchieliche Moelle einer Komponente können mehrfch uf unterchielichem Atrktionniveu formuliert un elieig mit neren Komponenten zummengefügt weren, um ie eipielweie gemeinm zu imulieren. Eine Trnformtion e gemten Deign in eine neue Umgeung ei Änerung er Sichtweie it lo nicht notwenig. So können uftretene Fehler ei er Verfeinerung einzelner Moule ehr chnell ufgeeckt weren, jee Komponente elieig innerhl einer ereit verifizierten Umgeung getetet weren knn. Beingt urch ie ufgeführten Punkte ergeen ich jeoch uch einige Proleme. Die Möglichkeit, ich uf verchieenen Atrktioneenen zu ewegen, eeutet gleichzeitig, e ehr vielfältige Sprchkontrukte geen mu, um ein Sytem zu echreien. Diee erleichtert einereit ie Bechreiung eine Sytem, führt jeoch nerereit zu einer uffällig hohen Zhl funktionler Synonyme. Al Beipiel in Liting 2.1 i Liting 2.5 mit jeweil unterchielichen Bechreiungen für einen 1-u-2 Multipleer gegeen. Liting 2.4 un Liting 2.5 in ei euentielle Bechreiungen un ürfen nur innerhl eine Prozee, einer Funktion oer einer Prozeur verwenet weren. Die neren Bechreiungen können innerhl einer Architekturechreiung elieig poitioniert weren. 1. out <= when el = '0' \ ele ; Liting 2.1 Multipleer, erte Vrinte. 1. with el elect 2. out <= when '0', 3. when other; Liting 2.2 Multipleer, zweite Vrinte. 1. out <= ( n el) or 2. ( n not el); Liting 2.3 Multipleer, ritte Vrinte. 3. if el = '0' then 4. out <= ; 5. ele 6. out <= ; Liting 2.4 Multipleer, vierte Vrinte. 1. ce el i 2. when '0' => out <= ; 3. when other => out <= ; 4. en ce; Liting 2.5 Multipleer, fünfte Vrinte. 11

24 2 Stn er Technik 2.3 Logikynthee u VHDL-Bechreiungen Der hohe Sprchumfng von VHDL erchwert Entwickeln geeigneter Syntheewerkzeuge, welche uch reltiv früh okumentiert wure [43]. Dneen git e uch zhlreiche Sprchelemente, ie nur uf einer hohen Atrktioneene innvoll einetzr in. So eitieren Anweiungen, mit enen ein ie Bechreiung interpretierener Simultor geteuert weren knn, um eipielweie hängig von etimmten Zutänen Melungen uzugeen, Fehlerroutinen uzuführen oer uch ie Simultion zurechen (ert, report, everity). Eine Synthee olcher Anweiungen it nicht innvoll un wir uch von keinem Syntheewerkzeug urchgeführt. Bei neren Sprchelementen it iee Entcheiung weniger eineutig. Eine Synthee von Metnweiungen, ie hängig von etimmten Zutänen lterntive Schltungelemente in ein Deign einfügen, it vortellr, wir er nicht urchgängig prktiziert. Dieen prinzipiellen Differenzen zwichen imulierren un ynthetiierren VHDL- Bechreiungen wir mit og. Coing-Style-Bechreiungen, welche Betnteil jee Syntheewerkzeug in, Rechnung getrgen [102]. In ieen weren lle grunlegenen ynthetiierren Sprchelemente un eren Anwenungereiche ufgeführt. Im Septemer 1999 wure er IEEE-Stnr veröffentlicht [73], um eine Portierrkeit zwichen Werkzeugen unterchielicher Anieter icherzutellen. Dieer tellt zum einen eine Schnittmenge er i hin veröffentlichten Coing-Style-Bechreiungen r un fiiert omit uch ie Sprchelemente, ie in zukünftigen Syntheewerkzeugen untertützt weren müen, vereinheitlicht zum neren er uch ie unterchielichen Löungen er Werkzeuge, fehlene Sprchelemente uzugleichen. So in uch Sprchelemente ufgeführt, ie e erluen einen Syntheeproze zu teuern, ie jeoch elt nicht Betnteil er Sprche VHDL in. So ektiviert eipielweie ie Anweiung: ynthei off innerhl eine VHDL-Kommentr en lufenen Syntheeproze. Die Fiierung e yntheefähigen Sprchereich löt Prolem er unter en Werkzeugen utuchren Bechreiungen, verurcht gleichzeitig er uch eine Reihe neuer Proleme. So it e eipielweie ehr ufwänig, Schltwerke, ie uf unterchieliche Tktflnken regieren (z. B. Dul-Ege-Flipflop), unter Einhltung er im Stnr echrieenen Richtlinien zu echreien. Vorchläge für eine entprechene Erweiterung e Stnr eitieren [40], ie in i heute jeoch noch nicht umgeetzt. Al weitu prolemticher ht ich ie Synthee von Bechreiungen erwieen, ie en IEEE-Stnr verletzen. Diee Verletzungen - unhängig von, o ie ewut eingeetzt weren, um eipielweie vom Stnr nicht untertützte Schltungelemente einzuetzen oer unewut l ttächliche Progrmmierfehler uftuchen - weren nur elten in Schltungen, ie er Simultion entprechen, umgeetzt [46, 25]. Al Beipiel it in Liting 2.6 ein Flipflop echrieen. Die Syntheeergenie er heute verfügren Werkzeuge in jeoch meit Ltche, wie z. B. in Ailung 2.1 l Logikigrmm e Synopy-Syntheeergenie zu ehen it. In ieem Logikigrmm it Tktignl üer einen funktionloen Multipleer mit em Enle-Eingng e generichen Speicherelement verunen. D Dtenignl it mit em Dteneingng t_in e Speicherelement verunen. Alle weiteren Eingänge e Speicherelement, 12

25 2.3 Logikynthee u VHDL-Bechreiungen einchließlich e Tkteingng, in fet mit Me verunen. Mit ieer Bechltung verhält ich Speicherelement wie ein Ltch. Grun für iee Verhlten it im gegeenen Beipiel ie urch ie Senitivitätlite implizit gegeene Beingung event, welche von en Werkzeugen nicht erückichtigt wir. Nur zum Teil wir in gegeenem Fll zuätzlich eine Wrnung ugegeen, ie Bechreiung etimmten Beingungen nicht genügt. 1. p: proce( ) 2. egin 3. if = 1 then 4. z <= ; 5. en if; 6. en proce p; Liting 2.6 VHDL Proze zur Bechreiung eine Flipflop. 1. p: proce( ) 2. egin 3. z <= ; 4. en proce p; Liting 2.7 VHDL Proze zur Bechreiung eine Dul-Ege- Flipflop. Al weitere Beipiel it in Liting 2.7 ie Bechreiung eine Dul-Ege-Flipflop gegeen. Diee Buelement it l eigene Zelle in ktuellen Technologien verfügr (z. B. Coolrunner von Xilin), knn jeoch unter Einhltung e Coing-Style prktich nicht echrieen weren[41]. Die Verntwortung, ein em Coing-Style entprechene fehlerfreie Deign zu ertellen, wir omit volltänig uf en Entwickler üertrgen. Sieht er verwenete Compiler keine Mechnimen vor, iee Aweichungen ufzuecken, it ie Potyntheeimultion ie erzeit einzige Möglichkeit, Syntheefehler ufzuecken. Eine Anlye er uftretenen Fehler ergit, vor llem ie Prozeynthee unzuverläig reitet. Dokumenttionen zur Funktionweie er Synthee für Prozee oer freie Implementierungen in prktich nicht verfügr, o ich nur inirekt urch Anlye er Syntheefehler uf ie Urche e Prolem chließen lät. Ailung 2.1 Synopy Syntheeergeni von Liting

26 2 Stn er Technik Die Synthee rithmeticher Strukturen wir ei en heute verfügren Werkzeugen im Rhmen er normlen Logikynthee urchgeführt. E wir ugenutzt, in en jeer VHDL-Bechreiung zugrune liegenen Pckge Ailungen rithmeticher Funktionen in logiche Funktionen echrieen in. Wie in Ailung 2.2 rgetellt, it e ureichen, nur ie grunlegenen logichen Funktionen zu ynthetiieren, lle trkteren Funktionen uf ieen ufuen. i/o eug grphic IEEE 1164 logic pckge cpu mem cutom IEEE 1164 mth - pckge yntheefähige Typen un Funktionen } Deignechreiung tnriierte Schnitttelle } Definition er grunlegenen Typen un Funktionen Logikynthee Ailung 2.2 Ahängigkeit eine Deign von tnriierten Pckge un Aninung n ie Synthee. Al Beipiel it in Liting 2.6 ein Auzug u em IEEE-1164-Pckge STD_LOGIC_UNSIGNED ufgeführt. Die Aition für vorzeichenloe gnze Zhlen wir in ieem uf elementre ooleche Opertionen geilet. Die Implementierung einer peziellen Synthee für ie Aition it ementprechen nicht notwenig. Der Vorteil ieer Vorgehenweie liegt in er vergleichweie einfch urchzuführenen Synthee. Weiterhin it e prolemlo möglich, ie vorhnenen Pckge elt um komplee Funktionen zu erweitern un ohne Änerung n er Syntheeoftwre ofort zu nutzen. Nchteilig it er Verlut er trkten Informtion. Entprechen er Formulierung eine Aierer l Crry-Ripple-Aierer, knn ie Synthee Aierer uchließlich in ieer Form generieren. Al Beipiel it in Ailung 2.3 Syntheeergeni für einen 8-Bit- Aierer für en SMC 0.13µm Proze [79] von Artin gegeen. In er Biliothek e Technologieprozee in mehrere pezielle Zellen verfügr, um eipielweie Crryelect-Aierer ufzuuen. Zuätzlich in 4-Bit-Aierer irekt l Zellen verfügr. Aufgrun er Fetlegung urch ie VHDL-Pckge uf Crry-Ripple-Aierer it ie Generierung von Aierern in neren Schltungtechniken innerhl er Synthee nicht möglich. Diee Lücke wir von en Coregenertoren gefüllt. Sie ermöglichen Generieren von pezifichen Schltungen wie zum Beipiel lle Arten von rithmetichen Einheiten elieiger Tiefe, er uch kompleere Schltungen wie Signlfilter oer komplette Microcontroller. In er Ailung 2.4 it l Beipiel er Screenhot e Konfigurtionfenter mit llen Eintellmöglichkeiten für Aierer eine Coregenertor von Xilin geilet. Die Coregenertoren in ei irekt für ie Zieltechnologie zugechnitten un können entprechen er gegeenen Anforerungen n ie zu erzeugene Schltung uch ie etmögliche Schltung generieren. 14

27 2.3 Logikynthee u VHDL-Bechreiungen 1. function "+"(L: UNSIGNED; R: UNSIGNED) return UNSIGNED i 2. contnt length: INTEGER := m(l length, R length); 3. egin 4. return unigne_plu(conv_unsigned(l, length), 5. CONV_UNSIGNED(R, length)); 6. en; function unigne_plu(a, B: UNSIGNED) return UNSIGNED i 9. vrile crry: STD_ULOGIC; 10. vrile BV, um: UNSIGNED (A left ownto 0); 11. egin 12. if (A(A left) = X or B(B left) = X ) then 13. um := (other => X ); 14. return(um); 15. en if; 16. crry := 0 ; 17. BV := B; 18. for i in 0 to A left loop 19. um(i):=a(i) or BV(i) or crry; 20. crry:=(a(i) n BV(i)) or (A(i) n crry)\ or(crry n BV(i)); 21. en loop; 22. return um; 23. en; Liting 2.6 Auzug u em IEEE-1164-VHDL-Pckge: STD_LOGIC_UNSIGNED; Ailung er Aition für vorzeichenloe gnze Zhlen in logiche Strukturen. eign : mth_dw01 8_0 eigner : Jn Gutche te : 7/23/2004 technology : typicl compny : heet : 1 of 1 Ailung 2.3 Reliierung eine 8-Bit-Aierer im TSMC 0.13µm Proze von Artin. 15

28 2 Stn er Technik Ailung 2.4 Screenhot e CORE Genertor[95] von Xilin. Der Vorteil er vergleichweie einfchen Logikynthee in Verinung mit uf Deign optiml zugechnittenen Komplezellen teht em zuätzlichen Zeitufwn ineonere eim Entwurf von vergleichweie einfchen Schltungen gegenüer. Der Verzicht uf en Eintz von Coregenertoren, um Entwurfzeit zu pren, chlägt ich nn uch in größeren un lngmeren Schltungen mit vergleichweie hoher Stromufnhme nieer. 2.4 Technologieechreiungen Gut pezifizierte un geräuchliche Augngformte für Technologieechreiungen in prktich nicht verfügr. Verfügre Formte, wie ie zumeit n in Univeritäten entwickelten eperimentellen Syntheewerkzeugen wie eipielweie SIS [26] zum Eintz kommen (BLIF, KISS, SLIF), in zwr gut okumentiert, weren jeoch im inutriellen Umfel prktich nicht eingeetzt. Verfügre Biliothekechreiungen in ieen Formten echränken ich uf wenige, zumeit verltete Technologieprozee, wie z. B. en LSI 10k Proze. In er Regel hnelt e ich jeoch um elt entworfene Zellechreiungen, ie unter Umtänen ogr uf jeweilige im zugehörigen Werkzeug ehnelte Prolem zugechnitten wuren. Zellechreiungen für geräuchliche kommerzielle Werkzeuge in, wenn üerhupt, nur in einem gechloenen Formt zugänglich. Augngpunkt für iee gechloene Formt it ein zumeit offene Formt, welche eim Anieter eine Technologieprozee mit peziellen zum Syntheewerkzeug gehörenen Compilern in interne Formt umgewnelt wir. Al Beipiel it im Achnitt A.1 uf Seite 113 eine trk gekürzte Bechreiung einer Zelle im Synopy-Lirry-Formt gegeen. Sie enthält lle für ie Technologieilung un Optimierung enötigten Informtionen. Bechreiungen ktueller Technologien in in ieer n ich optimlen Form jeoch nur chwer verfügr. 16

29 2.5 Schltungtechniken Au ieem Grun wure l Augngformt für ie Zellechreiungen im Sure- Dnce-Entwicklungytem VHDL nch er IEEE Spezifiktion [74] gewählt. Diee Form er Bechreiung (im Anhng A.2 uf Seite 115 it l Beipiel ie Zellechreiung für ein Komplegtter e ce81-prozee ufgeführt) it vornehmlich für ie Simultion nch er Synthee gecht. Folglich enthält ie nur für ie Simultion relevnte Dten wie Funktionlität un Timing. Diee Form er Bechreiung mu jeoch unhängig vom Syntheewerkzeug un Technologieproze päteten zur Simultion er ynthetiierten Schltung zwingen vorliegen un it emzufolge unhängig vom Augngformt immer verfügr. 2.5 Schltungtechniken Synchrone Schltungen Bei en meiten Logikentwürfen hnelt e ich um ynchrone, euentielle Schltwerke. Die primären Eingänge (iehe Ailung 2.5) führen in ein komintoriche Schltnetz un weren ort mit en Signlen u einem Speicher verknüpft. D Schltnetz generiert owohl ie Augngignle l uch en in en Speicher zu chreienen Folgezutn. primäre Eingänge n m primäre Augänge komintoriche Logik p Vrilen e ktuellen Zutn p Speicher Tkt Vrilen e Folgezutn Ailung 2.5 Allgemeiner Aufu eine ynchronen Schltwerk. In jeer Signlrückkopplung einer ynchronen Schltung efinet ich lo mineten ein Speicherelement. In jeer Teilchltung wir in er Regel gleiche Tktignl verwenet, een Zykluzeit ich zumeit m lngmten Schltwerk er Schltung orientiert. Der Entwurf ynchroner Schltungen grntiert ie Funktion er Schltung, olnge iee mimle Signllufzeit entprechen erückichtigt wir. Verglichen mit en weiteren hier ufgeführten Schltungtechniken getlten ich er Entwurf un ie Verifiktion er Funktion einer ynchronen Schltung reltiv einfch. Die Möglichkeit, zu jeem Zeitpunkt Augen üer en Zutn eine ynchronen Schltwerke zu mchen, erforert jeoch, hängig von er Kompleität er Gemtchltung, erhelichen Aufwn eim Entwurf er Tktnetze. D Tktnetz mu zum einen grntieren, Tktignl ei llen Speicherele- 17

30 2 Stn er Technik menten ui gleichzeitig ercheint, zum neren genug Treierleitung zur Verfügung tellen, um ie ttächlich uch gleichzeitig chlten zu können. D Prolem er Verrhtung it ufgrun er Mehreenenverrhtung weitgehen in en Hintergrun gerückt. Der ineonere ei High-Spee-Schltungen erheliche Leitungerf er Tktäume un ie Synchronitionproleme in jeoch immer noch ein gegenwärtige Prolem. Prktich lle erzeitig verfügren kommerziellen Werkzeuge in für en ynchronen Entwurf ugelegt, un ei em üerwiegenen Teil ller Entwürfe hnelt e ich uch um ynchrone Schltungen Aynchrone Schltungen Eine Löung, ie ei ynchronen Schltungen uftretenen Proleme zu umgehen, in ynchrone Schltungen. Nchteilig in hier ie Empfinlichkeiten ynchroner Schltungen gegen lufzeiteingte Impule, og. Hzr, welche eim Entwurf vertärkt zu erückichtigen in un ieen entprechen ufwäniger mchen. Im Gegentz zu ynchronen Schltungen enötigen ynchrone Schltungen kein glole Tktnetz, woru ich vergleichweie gute EMV-Eigenchften un ehr geringe Ruheleitungen ergeen, welche zum Beipiel für en Moilfunk interent in. Zuätzlich zeichnen ich ynchrone Schltungen, je nch verwenetem Entwurfntz, urch eine höhere Gechwinigkeit un/oer geringeren Leitungerf u. D er ynchrone Schltungentwurf in en letzten Jhren ineonere urch ie Entwicklungen im Moilfunkereich wieer n Beeutung gewonnen ht [48, 23], wuren uch ynchrone Schltungtechniken hinichtlich ihrer Tuglichkeit zur Synthee u VHDL- Hrwreechreiungen unterucht. E git zhlreiche Anätze für en Entwurf ynchroner Schltungen [30], ie zum Teil uch neue Technologieiliotheken erforern. E weren n ieer Stelle nur rei eemplrich ufgeführt, für ie entprechene Entwurfumgeungen zw. Syntheewerkzeuge verfügr in: ynchrone Burt-Moe-Automten Der Aufu von ynchronen Burt-Moe-Automten entpricht weitetgehen em Aufu von ynchronen Schltwerken. Im Unterchie zu ieen wir er Speicher urch peziell imenionierte Verzögerungglieer eretzt. Je nch Anwenung knn uch ie Verzögerung er komintorichen Logik elt ureichen, um uf zuätzliche Verzögerungglieer verzichten zu können. Für ie komintoriche Logik kommen nur hzrfreie ooleche Funktionen in Frge. D ich nicht lle Funktionen hzrfrei erechnen len, können nicht lle möglichen Automten irekt l Burt- Moe-Automten geilet weren. In [37] it ein Verfhren echrieen, Zutäne elieiger Automten o umzucoieren, ie Zutnüergänge im oolechen Rum voneinner getrennt in. D jeoch uch ie Rückkopplung n ich hzrfreier Logiken og. euentielle Hzr verurchen knn, können uch ei ieer Form je nch Schltung Verzögerungglieer in en Rückführungleitungen notwenig ein, welche eine technologieunhängige Bechreiung einer olchen Schltung 18

31 2.5 Schltungtechniken erchwert. Eine Entwurfumgeung für ynchrone Burt-Automten it in [36] echrieen. Al Augngpunkt für eine Synthee von Burt-Moe-Automten ht ich in en letzten Jhren ie og. Burt-Moe-Bechreiung [20,51], eine em Petri- Netz ähnliche Bechreiung, etliert. Die Generierung einer olchen Bechreiung innerhl er VHDL-Logikynthee wäre für Teilchltungen möglich, er unverhältnimäßig ufwänig. Micropipeline Micropipeline [61] tellen eine Alterntive zu en im ynchronen Deign verweneten Pipeline r. Der typiche FIFO-rtige Aufu von Micropipeline it in Ailung 2.6 rgetellt. Die geileten Regiter können nliegene Dtenwort irekt uf en Augng urchchlten, o ei leerer Pipeline ie Dten ungepuffert ie komplette Pipeline urchlufen. Ert wenn ein Dtum urch nchfolgene Einheiten noch nicht verreitet weren knn, weren ie jeweiligen Zwichenergenie er nchfolgenen Dten in jeweil er nächten freien Stufe fetgehlten. Im Gegentz zum Burt-Moe-Automten knn uf einen eplizit hzrfreien Entwurf verzichtet weren R(in) C C A(out) C P C P C P Regiter kom. Logik Regiter kom. Logik Regiter kom. Logik D(out) C P C P C P A(in) C R(out) Ailung 2.6 Prinzipchltung einer Micropipeline. Im Gegentz zu en neren ynchronen Schltungtechniken eitiert mit er AMULET-Prozeorerie [77, 22] ein umfngreiche un gut okumentierte Referenzeign, um iee Schltungtechnik hinichtlich einer utomtichen Synthee eurteilen zu können. Der AMULET1 it eine Reimplementierung e ARM6-Prozeor [78] mit Micropipeline, woei verucht wure, ie grunlegene Struktur zu erhlten. Zuätzlich wure ei er Whl er Fertigungtechnologie ie e ynchronen Vergleicheign eiehlten. Owohl er AMULET1 nicht urch utomtiche Syntheewerkzeuge generiert wure, tellt Deign urch en gewählten Entwurfproze och eine gute Referenz r, w mit einem utomtichen Werkzeug, ugehen von einem gegeenen ynchronen Deign, hinichtlich er Performnce zu erwrten it. Der AMULET1-Prozeor erreicht etw 70% er Rechenleitung e ARM6-Prozeor ei gleicher Verlutleitung un etw 20% höherem Pltzerf. 19

32 2 Stn er Technik Der 1996 fertig getellte AMULET2-Prozeor it ein komplette Reeign e AMULET1-Prozeor. Die Gruntruktur wure o geänert, ie urch ie Schltungtechnologie gegeenen Beonerheiten tärker erückichtigt weren konnten. Die Rechenleitung liegt zwichen er eine ARM7- un eine ARM8-Prozeor ei etw gleicher Verlutleitung wie er ARM8-Prozeor. Bemerkenwert eim AMULET2-Prozeor in ie mit 3µW ußergewöhnlich geringe Ruheleitung un ugezeichnete EMV-Verhlten. Al Zielchltungtyp, ugehen von ynchronen VHDL-Bechreiungen, in Micropipeline ufgrun er trken Technologiehängigkeiten zum gegenwärtigen Zeitpunkt ungeeignet. Eine Entwurfumgeung un weitergehene Dokumenttion in in [65] echrieen. ul-ril-encoing Unter Verwenung von ul-ril-encoing (z. B. [19]) ufgeute Schltungen kommen eenfll ohne glolen Tkt u. D Synchronitionprolem ei ieer Technik wir im Vergleich zu en neren ynchronen Löungen uf rein logicher Eene gelöt. Der Dtenflu wir ei mit en zugehörigen Synchronitionignlen verflochten. Nchteilig wirkt ich er mit verunene höhere Hrwreufwn u. Im Vergleich zu neren ynchronen Techniken lehnt ich er Entwurfverluf trk n en ynchronen Entwurf n un knn in er Regel mit vorhnenen Technologien reliiert weren [63]. Dul-ril-encoing wir im vorgetellten Syntheewerkzeug untertützt, weitergehene Detil in themenpezifich in ie Areit mit eingeunen. Aufgrun er Entwurfprolemtik wir heutzutge meit uf komplett ynchrone Deign verzichtet. So eitieren nur vereinzelt komplee Schltungen, ie komplett ynchron ufgeut in, wie z. B. ie oen erwähnte ARM-komptile AMULET-Prozeorerie. Wenn ynchrone Schltungen verwenet weren, o in e meit pezielle Schltungen, ie l Teilkomponenten in ein größere ynchrone Deign eingeunen weren. 20