Kombinatorische Schaltungen - Simulation. Anleitung zur Versuchsvorbereitung und Versuchsdurchführung

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1 Humboldt-Universität zu Berlin, Praktikum DS Versuch KS-SIM Ausgabe Versuchsziele Kombinatorische Schaltungen - Simulation Anleitung zur Versuchsvorbereitung und Versuchsdurchführung Anwendung der Schaltalgebra auf kombinatorische Schaltungen, Entwurf einer ALU als Beispiel einer kombinatorischen Schaltung mit dem Entwurfssystem ALTERA MAX+PLUS II, Überprüfung der Arbeitsweise der entworfenen ALU-Schaltung durch Simulation Die Ergebnisse sind durch Erstellung von Projektdateien zu dokumentieren. Mit dem entworfenen Design wird im Laborversuch KS-LAB ein EPLD-Schaltkreis programmiert und getestet. Die ALU wird in den folgenden Versuchen SS und MP als Baugruppe in hierarchischen Entwürfen weiterverwendet. 2. Erforderliches Grundlagenwissen Logik- und Pegeldefinitionen von Digitalschaltungen Methoden zur Analyse und Synthese kombinatorischer Schaltungen Schaltalgebra und Minimierungsverfahren Grundkenntnisse zum Entwurfssystem ALTERA MAX+PLUS II 3. Vorbereitungsaufgaben 3.1. ALU-Beschreibung Entwerfen Sie die Schaltung für eine 1-Bit-Arithmetik-Logik-Einheit (ALU). Sie soll als Grundelement für eine Verkettung von vier 1-Bit-ALU s zu einer 4-Bit-ALU dienen. Diese 4-Bit-ALU soll die Verarbeitung von zwei 4-Bit-Dualzahlen A und B mit den folgenden (beispielhaften) Operationen realisieren. Q = (AB) Vergleich der Bits von A und B, Q = A Kopieren der Bits von A nach Q, Q = A+B Addieren der Zahlen A und B mit Übertragsverarbeitung Q = A-1 Dekrementieren der Zahl A durch Addition des Zweierkomplements von 1 (B = 1111 dual ) Die Ein- und Ausgänge des 1-Bit-ALU-Moduls erhalten den Laufindex i entsprechend ihrer Bitwertigkeit. Die 1-Bit-ALU soll die folgenden Eigenschaften haben: Daten-Eingänge a i, b i, c i-1 Steuereingang BA Auswahl zwischen arithmetischen und logischen Operationen Steuereingang S Auswahl aus zwei arithmetischen bzw. zwei logischen Operationen Daten-Ausgänge q i, c i 1

2 Funktionen bei BA=1, S=1 Logische Operation (EQU) zeigt gleiche Bits von A u. B an mit q i = a i b i und c i = durch Ausgabe von q i = 1 bei BA=1, S=0 Logische Operation (A) zeigt die Bitwerte von A an Q an mit q i = a i und c i = bei BA=0, S=1 Arithmetische Operation (ADD) addiert die Zahlen A und B (VA) mit q i = (a i b i ) c i-1 und c i = a i b i v (a i b i )c i-1 bei BA=0, S=0 Arithmetische Operation (DEC) dekrementiert die Zahl A mit q i = a i 1 c i-1 und c i = a i 1 v (a i 1)c i-1 Hinweis: = don t care Die 1-Bit-ALU soll also die 4 angegebenen Operationen für zwei 1-Bit-Datenwörter realisieren. Es gibt mehrere Lösungswege. Sie können Ihren Lösungsweg selbst wählen. Einige Varianten sind im folgenden dargestellt. Überlegen Sie sich Ihre Vorgehensweise beim Entwurf der von Ihnen gewählten Variante Lösungsvariante 1: Die geforderten Eigenschaften sind identisch mit zwei Zeilen (1001 und 1100) der Funktionstabelle der 1-Bit-ALU mit 2 x 16 Funktionen aus der Vorlesung DS. Die allgemeinen Gleichungen für q i und c i werden durch den Steuervektor (s 3,s 2,s 1,s 0 ) modifiziert. q i = (s 3 a i b i s 2 a i b i s 1 ā i b i s 0 ā i b i ) (BA c i-1 ) c i = s 3 a i b i s 2 a i b i (s 1 ā i b i s 0 ā i b i ) c i-1 Da für die zu realisierende 1-Bit-ALU ein verringerter Funktionsumfang von nur 2 x 2 Funktionen gefordert wird, sind nur zwei Bitmuster des Steuervektors erforderlich. Dazu kann vor die Steuereingänge s 3... s 0 der ALU ein Dekoder geschaltet werden, der diese beiden Bitmuster aus dem oben genannten Steuereingang S der zu entwerfenden ALU erzeugt. Der Dekoder hat für die geforderten Funktionen die folgende Schaltbelegungstabelle: S s 3 s 2 s 1 s Die Gesamtschaltung, in der dieser Dekoder die Eingänge s3...s0 der beiden Schaltungen zur Realisierung der gegebenen ALU-Gleichungen für q i und c i ansteuert, ist dann das gewünschte 1-Bit-ALU-Modul mit den oben angegebenen Eigenschaften Lösungsvariante 2: Ähnlich zum Vorschlag 1 kann man die ebenfalls in der Vorlesung DS vorgeschlagene Zusammenfassung der ALU-Gleichungen mit Hilfe der Terme generate g i und propagate p i vornehmen und entsprechend der Zuordnung in der oben gezeigten Dekoder-Tabelle die Werte s i direkt durch Funktionen von S ersetzen. Es entstehen daraus die folgenden Gleichungen für die 1-Bit-ALU. q i = (g i p i ) (BA c i-1 ) 2

3 c i = g i p i c i-1 mit g i = a i b i S a i b i und p i = S ā i b i ( p i = S a i b i ) 3.4. Lösungsvariante 3: Die ALU kann bei der geringen Zahl von nur 4 Funktionen auch durch einzelne Schaltungsentwürfe für jede Teilfunktion realisiert werden. Durch Multiplexer, die mit den Steuersignalen BA und S entsprechend der unter 3.1. vorgegebenen Kodierung angesteuert werden, kann die notwendige Auswahl der Teilfunktionen, die jeweils an q i und c i wirken sollen, vorgenommen werden. Es sind weitere Lösungen möglich, z.b. durch mehrfache Nutzung von Teilfunktionen der zu realisierenden ALU und die Anwendung von Minimierungsverfahren. Es besteht hier aber nicht die Notwendigkeit zu weitgehender Minimierung, denn durch die leistungsfähigen Algorithmen des Max+Plus II-Compilers wird ohnehin eine sehr effektive Optimierung durchgeführt, die zusätzlich noch die technischen Möglichkeiten des für die Realisierung gewählten Schaltkreises berücksichtigt ALU für 4-Bit-Zahlen Überlegen Sie sich die Vorgehensweise zur modularen Erweiterung der 1-Bit-ALU zu einer 4-Bit-ALU mit den Möglichkeiten des hierarchischen Entwurfs in Altera MAX+PLUS II. Machen Sie sich mit der Verwendung und Handhabung von Busleitungen für mehrere 1-Bit- Leitungen vertraut. 4. Hinweise zur Versuchsdurchführung: Sie benötigen ein login für den PC-Pool im Haus 3, R. 216 des IfI. Es ist günstig, für jedes Projekt ein eigenes Arbeitsverzeichnis anzulegen, hier z.b. ks-sim. Informationen zum Simulationskonzept für Schaltungen mit MAX+PLUS II finden Sie unter dem Punkten Literatur und Software auf der DS-Praktikums-Webseite. Die Eingabe der logischen Funktionen erfolgt als Schaltung mit dem Graphic-Editor. Mit dem Waveform-Editor können Sie Testsignale für ein Zeitintervall vorgeben und die darzustellenden Signale auswählen. Der Simulator schreibt seine Ergebnisse u. a. auch in die Grafik des Waveform-Editors zurück. Nach mehreren Simulations- und Schaltungskorrekturschritten mit beiden Editoren kann die gewünschte Funktion erreicht werden. Mit dem Programmer kann im nachfolgenden Versuch KS-LAB im Laborraum ein ALTERA-EPLD-Schaltkreis programmiert werden. Wenden Sie sich bei Problemen bitte an Ihren Betreuer und nutzen Sie dazu hauptsächlich die betreuten Zeiten im Pool-Raum (RUD25; R ) 5. Versuchsaufgaben: Legen Sie ein Arbeitsverzeichnis, z.b.: ks_sim an. Erzeugen Sie die Grafik-Dateien für Ihre ALU. Setzen Sie das Projekt auf die aktuell geöffnete Datei (File -> Project -> Set Project to current File). Speichern Sie die *.gdf-datei nach eventuellen Änderungen erneut ab. Alle Symbole (Grundgatter, Input- und Output-Knoten und weitere Elemente) sind aus Bibliotheken ladbar, z. B. <installdir>\maxplus2\max2lib\prim\*. 3

4 Verbindungsleitungen und Beschriftungen können erstellt und editiert werden. Kompilieren Sie die Schaltungen. Die Kompilation erzeugt u. a. die Datei *.rpt (report) zur Kommentierung der zu erwartenden Schaltkreiseigenschaften und *.pof (programmer object file) Daten für die spätere Schaltkreisprogrammierung. Überprüfen Sie das logische Verhalten der Schaltungen mit dem Simulator. Variieren Sie die Eingangssignale im Waveform-Editor und prüfen Sie die erwarteten Ausgangssignale der Schaltungen Bit-ALU Geben Sie mit dem Graphic-Editor z. B. unter dem Dateinamen alu4_1.gdf die Schaltung einer ALU für 4 Operationen mit 1-Bit-Daten gemäß der Aufgabenstellung 3.1. der Vorbereitungsaufgaben ein. Kompilieren Sie die Schaltung und testen Sie die Funktion nach Eingabe geeigneter Testsignale in den Waveform-Editor. Simulieren und überprüfen Sie die Funktion nur mit einigen Ihres Erachtens zur Testung notwendigen Eingangsbelegungen. Es ist keine vollständigen Überprüfung der Funktion notwendig, die für die 4 Eingangsbelegungen von BA und S für alle möglichen Wertekombinationen ai, bi, ci-1 insgesamt 32 Eingangsbelegungen erfordern würde. Wiederholen Sie evtl. notwendige Schritte bis zur vollständigen Funktionsfähigkeit der Schaltung für die DEC-, ADD-, A- und EQU-Funktion. Die korrekte Funktion der Schaltung ist sehr wichtig, da sie auch in allen nachfolgenden Praktikumsversuchen genutzt wird. Erzeugen Sie ein Symbol dieser Schaltung mit File -> Create Default Symbol im Graphic- Editor Bit-ALU mit Busleitungen für A, B und Q Erzeugen Sie eine neue Datei z. B. alu4_4.gdf und entwerfen Sie unter Verwendung des Symbols alu4_1 (Methode des hierarchischen Entwurfs) und Busleitungen gemäß den Prinzip-Darstellungen nach Bild 1 (als grafische Vereinfachung) eine ALU für 4-Bit-Daten mit den Bus-Eingängen A[3..0], B[3..0] und dem Bus-Ausgang Q[3..0] sowie dem Übertragseingang Cin, dem Übertragsausgang Cout. und den Steuereingängen BA und S. (Siehe Tips zur Hierarchie unter Literatur auf der Homepage des DS-Praktikums) Bild 1 Bus-Darstellungen: Beispiele zur Busexpandierung und Busbildung Setzen Sie das Projekt auf die aktuell geöffnete Datei (File -> Project -> Set Project to current File), simulieren Sie und wiederholen Sie notwendige Schritte bis zur vollständigen Funktionsfähigkeit. Nutzen Sie auch im Waveform-Editor die Busdarstellung zur Eingabe von A[3..0] und B[3..0] und zur Ausgabe von Q[3..0]. 4

5 Wählen Sie für jede ALU-Funktion nur jeweils 2-3 Eingabe-Testmuster. Es wären hier insgesamt 2 11 Kombinationen möglich Erkennung von besonderen Rechenergebnissen der 4-Bit-ALU Die Operationen Ihrer alu4_4 sollen im späteren Versuch MP zur Realisierung von Befehlen des Mikroprozessors genutzt werden. Eine zusätzliche Auswertung besonderer Rechenergebnisse der ALU ermöglicht dort u.a. die Realisierung von Befehlen, die von diesen Ergebnissen abhängig sind (z.b. Sprünge in Abhängigkeit vom Erreichen des Überlaufs Cout oder in Abhängigkeit von der Erkennung des Rechenergebnisses Null). Besondere Ergebnisse bei der Zweierkomplement-Zahlverarbeitung der ALU sind z.b.: die Auswertung des höchsten Bits Q 3 als Vorzeichen oder des Überlaufes des ZK-Zahlbereichs (A 3 B 3 /Q 3 /A 3 /B 3 Q 3 = ZK-Overflow). Der im Bild 2 dargestellte und in der Datei decf.gdf gegebene Dekoder decf realisiert diese Auswertungen und erzeugt im gegebenen Beispiel 4 sogenannte Flag-Bits (die später für die Auswertung noch gespeichert werden müssen): f3 (ZK-Overflow), f2 (MSB), f1 (ZERO) und f0 (CARRY). Sie sind im Bild 2 im Bus F[3..0] zusammengefasst. Das verwendete Symbol Wire (Draht) dient hier zur Trennung verschiedener Bezeichnungen an der gleichen Leitung. Erweitern Sie Ihre alu4_4 um den Dekoder decf, so dass eine erweiterte ALU aluf4_4 entsteht, wie sie im Bild 3 dargestellt ist. Simulieren Sie die aluf4_4 mit Eingangsdaten, die einen entstehenden Überlauf cout auf der Bitleitung f 0 durch f 0 =1 und die Erkennung von Q[3..0]=0 auf der Bitleitung f 1 durch f 1 =1 nachweisen. Die Testung der Bitleitungen f 2 und f 3 ist nicht notwendig. Bild 2 Decoder für Flag-Bits decf Schaltplan 5

6 Bild 3 Erweiterte ALU aluf4_4 bestehend aus der alu4_4 und dem decf 5.4. Erprobung weiterer Programmteile von ALTERA MAX+PLUS II (optional) Starten Sie den Timing Analyzer und vergleichen Sie die längste ausgewiesene Verzögerungszeit mit der angegebenen maximalen Verzögerungszeit des Schaltkreises EPM 7064S LC44-10 von t Vtyp = 10ns... 25ns und der von Ihnen eingestellten Grid Size. Legen Sie mit dem Floorplan-Editor die Pin-Belegung des zu programmierenden Schaltkreises EPM 7064S LC44-10 nach Ihren Wünschen fest, z. B. Busleitungen in aufsteigender Reihenfolge o. ä. Hinweis: Nicht alle 44 Pins sind frei konfigurierbar. Fest zugeordnet sind folgende Pins JTAG: 7, 13, 32, 38; GND: 10, 22, 30, 42; VCC: 3, 15, 23, 35; RES: 1; CLK: 43; OE: 2, 44 (Siehe Kurzreferenz unter Literatur auf der Homepage des DS-Praktikums) 6. Versuchsauswertung: Bearbeiten Sie das Projekt bis zur weitgehend fehlerfreien Simulation (Achten Sie auf die korrekte Einstellung des Schaltkreistyps EPM 7064S LC44-10) im Top-Level aluf4_4. Speichern Sie Ihr vollständiges Projekt, z. B. aluf4_4, in Ihrem Home-Verzeichnis am Institut für Informatik oder auf USB-Stick. Ihre Daten müssen für den nachfolgenden Versuch KS-LAB im Laborraum R erreichbar sein. Erzeugen Sie aus dem Verzeichnis des vollständigen Projektes aluf4_4 einschließlich aller Simulationsdateien ein ZIP-File und senden Sie dieses über GOYA als Lösung zur dort unter DS-Praktikum eingestellten Aufgabe KS-SIM ein. Die Testate für die SIM-Versuche werden durch Vergabe von 1 Punkt in GOYA dargestellt. Das Testat ist Voraussetzung für die Teilnahme am nachfolgenden Labor-Versuch KS-LAB. (siehe Goya-Nutzung unter Organisation auf der Homepage des Praktikums DS) Bearbeiten Sie rechtzeitig die Vorbereitungsaufgaben in der Versuchsanleitung für den nachfolgenden Laborversuch KS-LAB. Halten Sie bitte Ihren Termin für den Versuch KS- LAB ein. 6

7 MAX+PLUS II steht auch im Laborraum zur Verfügung. Geringfügige Korrekturen oder Designänderungen können auch noch im Labor vorgenommen werden. 7

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