Inhaltsverzeichnis. 1 Einleitung 1
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- Alexander Wagner
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1 vn 1 Einleitung 1 2 Codierung und Zahlensysteme Codes Dualcode Festkonnna-Arithmetik im Dualsystem Ganzzahlige Addition im Dualsystem Addition von Festkommazahlen Einerkomplementdarstellung Zweierkomplementdarstellung Subtraktion in Zweierkomplementdarstellung Bereichsüberschreitung Multiplikation Division Hexadezimalcode Oktalcode Graycode BCD-Code Alphanumerische Codes Übungen Schaltalgehra Schaltvariable und Schaltfimktion Zweistellige Scha1tfimktionen Rechenregeln Vereinfachte Schreibweise Kanonische disjunktive Normalform (KDNF) Kanonische konjunktive Normalform (KKNF) Darstellung von Funktionen mit der KKNF und KDNF Minimieren mit Hilfe der Schaltalgebra Schaltsymbole Grundsätzlicher Aufbau der Symbole Die Abhängigkeitsnotation Die UND-Abhängigkeit (G) Die ODER-Abhängigkeit (V) Die EXOR-Abhängigkeit (N) Die Verbindungs-Abhängigkeit (Z) Die Übertragungs-Abhängigkeit (X) Übungen Verhalten logischer Gatter Positive und negative Logik Definition der Schaltzeiten Übertragungskennlinie, Störabstand... 34
2 VIII 4.4 Ausgänge Offener Kollektor (Open Collector) Tri-State-Ausgang Übungen Schaltungstechnik CMOS Fan-Out Grundschaltongen NAND und NOR Transmission-Gate Tri-State-Ausgang CMOS-Eigenschaften TTL Belastong der Ausgänge Emitter-Coupled Logic (ECL) Integrierte Injektions-Logik (l2l) Verlustleistong und Schaltverhalten von Transistorschaltern Übungen Schaltnetze Minimierung mit Karnaugh-V eitch-diagrammen Minimierung der KDNF Minimierung der KKNF Karnaugh-Veitch-Diagramme für 2 bis 6 Eingangsvariablen Unvollständig spezifizierte Funktionen Das Quine-McCluskey-Verfahren Andere Optimierungszie1e Umwandlung UND/ODER-Schaltoetz in NAND-Schaltoetz Umwandlung ODERIUND-Schaltoetz in NOR-Schaltnetz Laufzeiteffekte in Schaltnetzen Strukturhazards Funktionshazards KlassifIzierung von Hazards Übungen Asynchrone Schaltwerke Prinzipieller Aufbau von Schaltwerken Analyse asynchroner Schaltwerke Systematische Analyse Analyse unter Berücksichtigung der Gatterlau1Zeit Speicherglieder RS-Fliptlop RS-Fliptlop mit Takteingang Taktpegelgesteuertes D-Fliptlop Flankengesteuertes D-Fliptlop Zweitlankensteuerung JK-Fliptlop T-Fliptlop Beispiel... 88
3 IX Zusammenfassung Flipflops Übungen Synchrone Schaltwerke Beispiel I : Schaltwerk,,Binärzähler" Moore-Schaltwerk Mealy-Schaltwerk Beispiel 2: Mealy-Schaltwerk,,Maschinensteuerung" Realisierung der Maschinensteuerung als Moore-Schaltwerk Zustandskodierung Binäre Kodierung Kodierung nach dem Gray-Kode Ausgangsorientierte Kodierung "One-Hot"-Kodierung Wahl der Flipflops Zeitverhalten von Schaltwerken Übungen Multiplexer und Code-Umsetzer Multiplexer Multiplexer-Realisierung von Funktionen Code-Umsetzer Der BCDlDezima1-Code-Umsetzer Demultiplexer Erzeugung von Funktionsbündeln Analoge Multiplexer und Demultiplexer Übungen Digitale Zähler Asynchrone Zähler Mod-8-Binärzähler Mod-6-Zähler Asynchrone Rückwärtszähler Zeitverhalten asynchroner Zähler Synchrone Zähler Bit-Dua1zähler Mod-6-Zähler im Gray-Code Der synchrone 4-Bit AufwärtslAbwärts-Binärzähler Übungen Schieberegister Zeitverhalten von Schieberegistern Schieberegister Rückgekoppelte Schieberegister Moebius-Zähler, Jobnson-Zähler Pseudo-Zufallsfolgen Übungen
4 x 12 Arithmetische Bausteine Volladdierer Serieoaddierer Ripp1e-Carry-Addierer Carry-Look-Ahead Addierer Kaskadierung von Carry-Look-Ahead-Addierem Vergleich der Addierer Arithmetisch-1ogische-Recheoeinheiten (ALU) Beispiele fiir Operationen Komparatoren Bit-Komparator Kaskadierbare Komparatoreo Übuogen Digitale Speicher Prinzipieller Aufbau von Speicherbausteineo ROM PROM EPROM EEPROM EAROM NOVRAM Statisches RAM (SRAM) Aufbau eines SRAM Beispiel SRAM Dynamisches RAM (DRAM) Aufbau eines DRAM Beispiel DRAM SDRAM (Synchrones DRAM) DDR-RAM (Double Data Rate DRAM) Eimerkettenspeicher BeispieleinesFIFOs Kaskadieruog von Speichern Erweiterung der Wortlänge Erweiterung der Speicherkapazität Volldekodieruog Teildekodieruog Lineare Dekodierung Übuogen Programmierbare Logikbausteine ASJC-Familieo Programmierbare Logik-JC (PLD) PLD-Typen ROM, EPROM, EEPROM PLA PAL GAL
5 XI 14.7 Programmierung von PLD-Bausteinen Test Fie1d Programmab1e Gate Arrays (FPGA) Aufbau eines FPGA Konfigurierbare Logik-Blöcke (CLB) IO-Block Verbindungsleitungen Programmierung eines FPGA CPLD Aufbau einer CPLD Logik-ArrayB1öcke (LAB) IO-Steuerung Größe dercpld Gate-Arrays Aufbau von Channelled Gate-Arrays Standardzellen-ASIC Vollkundendesign-ASICs Übungen IS VHDL Entwurfsverfahren fiir digitale Schaltungen Die Struktur von VIIDL Typen Operatoren Entity Architecture Prozesse Struktureller Entwurf Busse Übungen Mikroproze oren Prinzip kooperierender Schaltwerke Der Von-Neumann-Rechner Operationswerk Leitwerk Speicher Ein- und Ausgabe Betrieb Architektur des 68HC Anschlüsse des 68HC Funktionsab1äufe bei der Befehlsausführung CPU-Register Speicher Assembler-Programmierung Adressierungsarten Befehlssatz Konventionen Transfer-Befehle
6 XII Speicher-Befehle Lade-Befehle Arithmetische Befehle: Negation Arithmetische Befehle: Addition Arithmetische Befehle: Subtraktion Arithmetische Befehle: Inkrement und Dekrement Arithmetische Befehle: Vergleich Logische Operationen Schiebe- und Rotations-Befehle Bitmanipulations-Befehle Absolut adressierter Sprung Relativ adressierter Sprung Bedingte Sprünge Befehle für Unterprogramme Assembleraoweisungen Interrupt-Bearbeitung Übungen A Anhang A.I Die Abhängigkeitsnotation A.2 Befehlssatz des 68HCII A.3 Lösungen der Aufgaben A.4 Literatur A.5 Sacbwortregister
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