6. Zahlendarstellungen und Rechnerarithmetik

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1 6. Zahlendarstellungen und Rechnerarithmetik... x n y n x n-1 y n-1 x 1 y 1 x 0 y 0 CO Σ Σ... Σ Σ CI z n z n-1 z 1 z 0 Negative Zahlen, Zweierkomplement Rationale Zahlen, Gleitkommazahlen Halbaddierer, Volladdierer Paralleladdierwerk, von-neumann-addierwerk Multiplikation: Barrel-Shifter, Iterative Realisierung Algorithmus von Booth Aufbau einer ALU 202

2 Darstellung ganzer Zahlen Die einfachste Möglichkeit zur Unterscheidung positiver und negativer Zahlen ist die Interpretation des ersten Bits als Vorzeichen: 0000 = = = = = = = = = = = = = = = = - 7 Es gibt zwei verschiedene Darstellungen für Darstellung ganzer Zahlen 2 Entsprechend können mit 8 Bits, also mit einem Byte, ganze Zahlen von -127 bis 127 dargestellt werden: = = = = = = = = = = = = = = = = = = = = = = = = = =

3 Nachteile der Vorzeichendarstellung 1. Die Darstellung negativer Zahlen verändert sich bei Bereichserweiterungen: - 5 als 4-Bit Zahl = als 1-Byte Zahl = als 2-Byte Zahl = Die Addition einer positiven und einer negativen Zahl funktioniert anders als üblich: Null hat zwei verschiedene Darstellungen: = = 0 Wie kommt das zustande? 205 Einerkomplementdarstellung In der Einerkomplementdarstellung negiert man Zahlen durch bitweises Komplementieren = = = = = = = = = = = = = = = = - 0 Das erste Bit gibt das Vorzeichen an. Es gibt zwei Darstellungen für Null. 206

4 Einerkomplement (Definition) Die Bitfolge z n z n-1 z n-2... z 1 z 0 repräsentiert die Binärzahl -z n * (2 n -1) + z n-1 * 2 n-1 + z n-2 * 2 n z 1 * z 0 Eigenschaften: Symmetrischer Zahlenbereich: [-(2 n -1).. (2 n -1)] Null hat zwei Darstellungen: und Negieren durch bitweises Komplementieren Bereichserweiterung durch Auffüllen mit dem Vorzeichenbit Addition mit Standardaddierwerk möglich, aber Vorsicht: Überlauf liegt nur dann vor, wenn a n +b n - carry n {0,1} End-around-carry: carry n zum Ergebnis dazuaddieren! 207 Zweierkomplementdarstellung In der Zweierkomplementdarstellung durchläuft man zunächst die positiven Zahlen, dann die negativen Zahlen in umgekehrter Reihenfolge 0000 = = = = = = = = = = = = = = = = - 1 Auch in der Zweierkomplementdarstellung gibt die erste Ziffer das Vorzeichen an. 208

5 Zweierkomplement am Zahlenkreis Beachte: Die Zahlen sind modulo 16 in natürlicher Reihenfolge Zweierkomplement (Definition) Die Bitfolge z n z n-1 z n-2... z 1 z 0 repräsentiert die Binärzahl -z n * 2 n + z n-1 * 2 n-1 + z n-2 * 2 n z 1 * z 0 Eigenschaften: Asymmetrischer Zahlenbereich: [-2 n.. (2 n -1)] Null hat eindeutige Darstellung Negieren durch bitweises Komplementieren und Addition von Eins Bereichserweiterung durch Auffüllen mit dem Vorzeichenbit Addition mit Standardaddierwerk möglich, aber Vorsicht: Überlauf liegt nur dann vor, wenn a n +b n - carry n {0,1} 210

6 Zweierkomplement für n=3 Für n = 3 ergibt sich: 1000 = = = = = = = = = = = = = = = = Zweierkomplement für n = 31 Für n = 31 ergibt sich: = = = = = = = = = =

7 Negation in Zweierkomplementdarstellung Addiert man zu einer Zahl ihre Komplementärzahl, so erhält man die Zahl = - 2 n + 2 n = - 2 n + ( 2 n -1) = - 1 Eine Zahl plus ihr Komplement ergibt also die Darstellung von -1. Daher negiert man eine Zahl, indem man zu ihrer Komplementärzahl 1 addiert. 213 Grundrechenarten bei Zweierkomplementzahlen Addition in Zweierkomplementdarstellung : Wie gewohnt, aber Vorsicht bei Bereichsüberschreitung Negation 5 in Zweierkomplementdarstellung : Komplementiere alle Bits, dann addiere 1-5 Subtraktion in Zweierkomplementdarstellung : 1011 negiere zweiten Operanden, dann addiere 214

8 Addition von Zweierkomplementzahlen Zifferndarstellung u n u n-1... u 1 u 0 Zahlenwert + v n v n-1... v 1 v = w n w n-1... w 1 w 0? - u n * 2 n + u n-1 * 2 n u 1 * u 0 + ( - v n * 2 n + v n-1 * 2 n v 1 * v 0 ) normale Addition = (- u n - v n ) * 2 n + u n-1 * 2 n u 1 * u 0 + v n-1 * 2 n v 1 * v 0 =-u n * 2 n - v n * 2 n + ( ci n * 2 n + w n-1 * 2 n w 1 * w 0 ) = - (u n + v n -ci n ) * 2 n + w n-1 * 2 n w 1 * w 0 = w n Die Addition verläuft also wie bei natürlichen Zahlen. Solange keine Bereichsüberschreitung auftritt, also solange 0 <= (u n + v n -ci n ) <= 1 gilt, ist das Ergebnis exakt. 215 Beispiele u n +v n -ci n = -1 Bereichsüberschreitung! u n +v n -ci n = = -113 mod = 101 mod 128 Bereichsüberschreitung! 216

9 Rationale Zahlen als Festkommazahlen In einem allgemeinen Ziffernsystem mit einer Basiszahl b kann man auch rationale Zahlen definieren: Mit den Ziffern X n, X n-1,..., X 1, X 0 und Y 1, Y 2,..., Y m-1 mit X i, Y j {0, 1,..., b-1} kann man die gebrochene Zahl X = (X n X n-1... X 1 X 0. Y 1 Y 2... Y m-1 ) b mit dem Zahlenwert X = X n *b n X 1 *b 1 + X 0 + Y 1 *b -1 + Y 2 *b Y m *b -m bilden. Beispiele: gebrochene Binärzahl gebrochene Dezimalzahl Das letzte Beispiel zeigt, dass die Dezimalzahl 0.1 nur als unendlich lange periodische, rationale Binärzahl dargestellt werden kann. 217 Gleitkommazahlen Analog zu der Schreibweise 4711 = * 10 4 werden binäre Gleitkommazahlen gebildet. Gleitkommazahlen (engl.: floating point numbers) bestehen aus: dem Vorzeichen V dem Exponenten E der Mantisse M V, E und M repräsentieren dann die Zahl (-1) V * M * 2 E 218

10 Vorzeichen, Exponent und Mantisse Die Mantisse besteht aus Binärziffern m 1... m n und wird als interpretiert. m 1 x m 2 x m n x 2 -n v e 0... e 7 m 1 m 2... m n Das Vorzeichenbit gibt an, ob die Zahl positiv oder negativ ist. Der Exponent ist eine Binärzahl, z. B. im Bereich -128 bis Normierte Gleitkommazahlen Durch Verschieben des Kommas und gleichzeitiger Anpassung des Exponenten kann man erreichen, dass die erste Stelle der Mantisse 1 ist. Diese Darstellung heißt normierte Gleitkommadarstellung * 2 14 = * 2 13 normiert = * 2 12 Normierte Gleitkommazahlen haben den Vorteil, dass die Mantissenbits optimal ausgenutzt werden, da keine überflüssigen Nullen gespeichert werden müssen. Die führende 1 braucht auch nicht gespeichert zu werden. 220

11 Verschobene Exponenten (biased notation) Problem: Durch die Normierung kann die Zahl 0 nicht mehr dargestellt werden. => Reserviere Bitfolge 00 0 für die Null Neues Problem: Nun hat die 1 keine Darstellung mehr. => biased notation: Ausrichtung des Zahlenbereichs des Exponenten, so dass 00 0 den kleinsten Exponenten, also -2 m und 11 1 den größten Exponenten, also 2 m -1 repräsentiert. Es gilt: tatsächlicher Exponent = Exponentdarstellung 2 m Vorteile: eindeutige übliche Darstellung der Null normale Kleinerbeziehung auf Gleitkommazahlen 221 Halbaddierer Ein Halbaddierer addiert zwei Binärziffern. An den Eingängen liegen die Ziffern z 1 und z 2. An dem Ausgang S liegt die letzte Stelle der Summe, an dem Ausgang C (für Carry) liegt der Übertrag (0 oder 1). Schaltzeichen Schaltfunktion Term z 1 z 2 Σ/2 CO S C x y S C S = x y + x y = x xor y C = x y 222

12 Realisierung des Halbaddierers Aus den Booleschen Termen S = x x y + x y y und C = x y lässt sich sofort eine Realisierung des Halbaddierers gewinnen: mit einem XOR-Gatter wird die Schaltung einfacher : x y S x y S C C 223 Volladdierer Ein EinVolladdierer addiert zwei Ziffern und und eine eineübertragstelle (Ci (Ci = carry in). in). Am Am Ausgang S liegt liegtdie letzte Ziffer der dersumme und und am am Ausgang Co Co (carry out) out) der derübertrag. Ein Volladdierer läßt sich mit Hilfe von Halbaddierern konstruieren: x y Co x Σ y Ci Co CO Σ/2 CO Σ/2 CO Ci S Ci = carry in Co = carry out S = Summe S 224

13 Paralleladdierwerk Mit Miteiner Kaskade von von n Volladdierern läßt läßtsich sichsomit ein einaddierwerk für fürbinärzahlen mit mitn Stellen realisieren. Seien x = x n-1... n-1... x 0 und 0 und y = y n-1... n-1... y 0 die 0 die zu zuaddierenden Binärzahlen. x n y n x n-1 x 1 x 0 y n-1 y 1 y 0 CO Σ Σ... Σ Σ CI z n z n-1 z 1 z 0 Nachteil: Der i-te Addierer muß auf das Carry des (i-1)-ten Addierers warten. 225 Übertragsschnellbestimmung Beschleunigung des Addiernetzes durch zusätzliche Hardware zur schnellen Bestimmung des Übertrages Σ 4 (carry-lookahead): Idee: Modularisierung, Einführung von weniger Schaltebenen Bilde Bitgruppen der Größe g = 4 => 16 Bit-Addierer hat 4 Schaltebenen Σ 4 Σ 4 0 Σ 4 Σ 4 / 2 Jedes Modul Σ 4 hat 9 Eingänge und 5 Ausgänge. 226

14 Übertragsschnellschaltung (carry bypass, carry lookahead) 3-stufige Schaltung unter Verwendung mehrstelliger Gatter (Summe von Produkten aus Summen oder Produkten): Ci x 0 +y 0 x 0 y 0 x 1 +y 1 x 1 y 1 x 2 +y 2 x 2 y 2 x 3 +y 3 x 3 y 3 c Mode 0 = + 1 = - Schaltkreis mit Volladdierern Mit einem zusätzlichen XOR-Glied pro Binärstelle kann man mit Volladdierern Zweierkomplementzahlen sowohl addieren als auch subtrahieren. Für Mode = 1 gelangt das bitweise Komplement von y n y n-1... y 1 y 0 an die Addierer und der 0-te Carry-Eingang erhält eine x n y n x n-1 y n-1 x 1 y 1 x 0 y 0 CO Σ Σ... Σ Σ CI z n z n-1 z 1 z 0 228

15 Das von Neumann-Addierwerk getaktetes Paralleladdierwerk aus aus n parallel arbeitenden Halbaddierern und und zwei n-bit Registern a und und b Struktur des Addierwerks für n=4: a 3 a 2 a 1 a 0 Σ /2 Σ /2 Σ /2 Σ /2 b 3 b 2 b 1 b 0 carry Status 229 Arbeitsweise des Addierwerks Die Addition von zwei n-bit Zahlen erfordert maximal n Takte. Zu Beginn enthalten die Register a und b die zu addierenden Zahlen. Der i-te Halbaddierer erhält die Registerzellen a i und b i als Eingänge. Der Summenausgang wird in die Registerzelle a i zurückgeschrieben. Der Übertragsausgang wird in die Registerzelle b i+1 geleitet. Das Register a speichert demnach Zwischensummen und schließlich die Endsumme, während das Register b die vom Halbaddierer gebildeten Überträge speichert. Summen und Überträge werden in die Register zurückgeschrieben, bis das Statusregister 0 enthält. 230

16 Multiplizieren Beispiel 5 x 6: Überlauf Ergebnis = Barrel Shifter - Multiplikationswerk x 3 x 2 x 1 x 0 steht für y 0 0 Σ Σ Σ Σ 0 y 1 Σ Σ Σ Σ 0 y 2 Σ Σ Σ Σ 0 y 3 z 7 z 6 z 5 z 4 z 3 z 2 z 1 z 0 232

17 Iterative Realisierung der Multiplikation 2n Bits doppelt langes Register Akkumulator Rechtsshift n Bits Multiplikator Y 2n Bit-Addierer Kontrolle 2n Bits Multiplikand X doppelt langes Register Linksshift 233 Ablaufdiagramm STOP START ja n Iterationen? Initialisiere Akkumulatorregister mit 0 nein Y0 = 1? ja nein Addiere Multiplikand und Akkumulator und schreibe Resultat in Akkumulator Linksshift des Multiplikanden und Rechtsshift des Multiplikators 234

18 1. Optimierung Beobachtungen: Die obere Hälfte des Multiplikandenregisters ist zu Beginn mit Nullen belegt. Beim Linksshift werden Nullen nachgeschoben, so dass ich die letzten Ziffern des Produktes nicht mehr ändern. => Es genügen ein n Bit-Addierer sowie ein n Bit-Register für den Multiplikanden. Statt den Multiplikanden nach links zu schieben, kann man das Produkt im Akkumulator nach rechts schieben. 235 Modifiziertes Multiplizierwerk doppelt langes Register Akkumulator 2n Bits Rechtsshift Rechtsshift n Bits Multiplikator Y n Bit- Addierer Kontrolle Multiplikand n Bits 236

19 Modifiziertes Ablaufdiagramm STOP START ja Initialisiere Akkumulatorregister mit 0 n Iterationen? nein Y0 = 1? Addiere Multiplikand und linke Hälfte des Akkumulators und schreibe Resultat in linke Hälfte des Akkumulators ja nein Rechtsshift des Akkumulators und Rechtsshift des Multiplikators Optimierung Beobachtung: Die linke Hälfte des Akkumulators kann zur Speicherung des Multiplikators verwendet werden, da dieser in dem Maße nach rechts geschoben wird, wie sich das Produkt im Akkumulator nach rechts ausdehnt. Rechtsshift Akkumulator Multiplikator 2n Bits n Bit- Addierer Kontrolle Multiplikand n Bits 238

20 Endgültiges Ablaufdiagramm STOP START ja Initialisiere Akkumulatorregister mit Multiplikator n Iterationen? nein Akku_0 = 1? nein Addiere Multiplikand und linke Hälfte des Akkumulators und schreibe Resultat in linke Hälfte des Akkumulators ja Rechtsshift des Akkumulatorregisters 239 Multiplikationsalgorithmus von Booth Verwendung von Addition und Subtraktion Einsparung von Additionen/Subtraktionen, wenn möglich funktioniert auch für Zweierkomplementzahlen Idee: Multiplikation mit 2 i Linksshift des Multiplikanden um i Bits und Addition Multiplikation mit (11...1) 2 = 2 j -1 j Bits Linksshift des Multiplikanden um j Bits, Addition und anschließende Subtraktion Beispiel: Booth: * = = Standard: * = =

21 Multiplikationsalgorithmus von Booth 2 benachbarte Multiplikatorbits Y i Y i-1 Situation Aktion 00 Folge von Nullen Shift des Produktregisters 01 Ende einer Folge Addition Multiplikand und von Einsen Produktreg. + Shift 10 Beginn einer Folge Subtraktion ds Multiplikanden von Einsen vom Produktreg. + Shift 11 Folge von Einsen Shift des Produktregisters 241 Akkumulator / Multiplikator Aktion Multiplikand Subtraktion Shift (Vorzeichenbit nachschieben) Shift Shift Shift Shift Shift Addition Shift Subtraktion Shift Beispiel (Booth- Algorithmus) Analyse: 1 Addition & 2 Subtraktionen statt 7 Additionen Einsparungen vor allem bei langen Folgen von Einsen, im Mittel keine Verbesserung 242

22 Booth funktioniert für Zweierkomplementzahlen Betrachte Multiplikator a = decode 2 (a n a 0 ) = - a n 2 n + Σ a i 2 i und Multiplikand b i=0 Booth betrachtet in jeder Iteration die Bits a i a i-1 mit folgender Aktionstabelle: a i a i-1 Aktion Addiere b 10 Subtrahiere b 11 - => addiere immer (a i-1 -a i ) * b Der Rechtsshift des Zwischenproduktes entspricht einer Multiplikation mit 2 pro Iteration. Booth berechnet somit: Σ (a i-1 -a i ) * b * 2 i n i=0 n-1 = = a * b 243 Iterative Realisierung der Division Akkumulator 2n Bits Dividend (am Ende: Rest) 2n Bit-Addierer/ Subtrahierer Quotient n Bits Linksshift mit Nachschieben geeigneten Bits Kontrolle Pufferregister Divisor n Bits Rechtsshift 244

23 Ablaufdiagramm für die Division START STOP ja Initialisiere Akkumulator mit Dividendem, obere Hälfte des Pufferregisters mit Divisor und untere Hälfte des Pufferregisters mit Null n+1 Iterationen? nein Subtrahiere Pufferregister von Akkumulator und schreibe Resultat in den Akkumulator Rechtsshift des Pufferregisters nein Akkumulator negativ? ja Linksshift des Quotientenregisters mit Nachschieben von Eins Addiere Pufferregister und Akkumulator (-> ursprünglicher Wert im Akkumulator) Linksshift des Quotientenregisters mit Nachschieben von Null 245 Ein-Bit-ALU Eine 1-Bit-Alu ist ist eine eine Schaltung, die die abhängig von von der der Stellung von von Schaltern die die grundlegenden arithmetischen und und logischen Operationen durchführen kann. Durch die die Berücksichtigung eines Carry-Bits kann sie sie mit mit anderen zu zu einer Mehr-Bit-Alu ergänzt werden. S 1 Y i S 0 X i M C i S 0, 0, S 1 und 1 und M bestimmen die die Funktion, die die die die ALU ALU berechnet. logische Funktionen :: M=0 M=0 arithmetische Funktionen: M=1 M=1 Falls M=1 M=1 muß man man noch unterscheiden zwischen C 0 =0 0 =0 und und C 0 =1. 0 =1. C i+1 Z i 246

24 Ein-Bit-ALU S S 1 Y i 0 X i M C i Für M=0 ist ist die ALU- Schaltung äquivalent zur hier gezeichneten. Für S 1 = 1, 1, S 0 = 0 gilt z.b. Z i i = X ii Y ii C i+1 Z i 247 Ein-Bit-ALU im arithmetischen Mode S S 1 Y i 0 X i M C i Für M=1 ist ist die ALU-im arithmetischen Modus. Für S 1 = 1, 1, S 0 = 1 gilt z.b. Z i i = Y ii X ii C i+1 Z i 248

25 Eine vollständige 4-Bit ALU S 0,, S 1 und M bestimmen die Funktion, die die ALU berechnen soll. Sie werden zu zu jedem Glied durchgezogen. Y 3 X 3 Y 2 X 2 Y 1 X 1 Y 0 X 0 C 0 Overflow 1-Bit 1-Bit ALU ALU C 4 C 3 C 2 1-Bit ALU C 1 1-Bit ALU M S 1 S 0 Z 3 Z 2 Z 1 Z Schematische Darstellung der ALU Die Alu führt die arithmetischen und logischen Berechnungen durch. Im Mode wird die Funktion ausgewählt, im X und Y-Register liegen die Argumente, im Z-Register liegt am Ende der Wert. Das Flag-Register zeigt besondere Bedingungen an, z.b. Overflow, Ergebnis negativ, Ergebnis 0, etc. X-Register Y-Register Mode Functionselect ALU Flag-Register Z-Register 250