Proseminar Statische CMOS- Schaltungen. Thema: CMOS-NOR-Gatter Gehalten von: Björn Fröhlich Prof. Dr. Zehendner SS05 - FSU Jena

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Herta Lichtenberg
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1 Statische CMOS- Schaltungen Thema: CMOS-NOR-Gatter Gehalten von: Björn Fröhlich Prof. Dr. Zehendner SS05 - FSU Jena

2 Inhaltsübersicht 1. allgemeiner Aufbau 2. Gleichstrom Transfer Charakteristik 3. Transiente Eigenschaften 3.1 Ausgangsentladezeit 3.2 Ausgansladungsverzögerung 4. Design 5. N-Input NOR 6. Vergleich zwischen NAND und NOR Gattern 7. Layout von NAND und NOR 8. Literatur

3 1. allgemeiner Aufbau f =A B=A B

4 1. allgemeiner Aufbau Zur Erinnerung: der allgemeine Aufbau eines komplexen Logik Gatters

5 1. allgemeiner Aufbau - p-fet Logik Array enthält die in Reihe geschalteten p-kanal Transistoren - n-fet Logik Array enthält die parallel geschalteten n-kanal Transistoren

6 1. allgemeiner Aufbau - Es ergibt sich: g=a B 1 A B 0=A B

7 2. Gleichstrom Transfer Charakteristik - Ausgangsspannung gleich Betriebsspannung nur wenn beide Eingänge die Spannung 0 haben - d.h.: in allen 3 anderen Fällen liegt logische 0 am Ausgang an - Interessant: Verhalten beim Umschalten der Eingänge - 1. Fall: Beide Eingänge werden von low to high geschaltet - 2. Fall: Eingang B wird von low to high geschaltet und Eingang A bleibt konstant bei low - 3. Fall: Eingang A wird von low to high geschaltet und Eingang B bleibt konstant bei low

8 2. Gleichstrom Transfer Charakteristik VTC Diagramm des CMOS NOR2 Gatters

9 2. Gleichstrom Transfer Charakteristik Für das simultane Umschalten der beiden Eingänge ergibt sich für die Midpoint Spannung nebenstehende Gleichung. V I = V DD V Tp 2 n p V Tn 1 2 n p Für das Umschalten des Einganges A (B bleibt bei 0) ergibt sich für die Midpoint Spannung nebenstehende Gleichung. V I = V DD V Tp n p V Tn 1 n p

10 2. Gleichstrom Transfer Charakteristik Aus Vortrag 3 ist uns schon die Midpointspannung des CMOS Inverters bekannt und im Vergleich zum simultanen Umschalten des CMOS NOR ist die 2 vor den jeweiligen Wurzeln der einzige Unterschied. V I = V DD V Tp n p V Tn 1 n p

11 3. Transiente Eigenschaften Mit Hilfe dieses Schaltkreises lassen sich die voraussichtlichen Schaltzeiten berechnen. Es gilt: C out =C FET C L wobei und C FET =C GDnA C GDnB C GDpA C DBnA C DBnB C DBpA C L =C line C FO

12 3.1 Ausgangsentladezeit Worst case: -Entladung über nur einen Transistor -äquivalent zum Inverter t HL =s n n n = C out p V DD V Tn Bei der Entladung über beide Transistoren halbiert sich die Zeit

13 3.2 Ausgansladungsverzögerung p = R pa R pb C out R pb C X C X =C GSpA C GSpB C p+ t V out t V DD [1 e n ] t LH ln 9 p 2,2 p

14 4. Design Das Design wird hauptsächlich durch das Verhältnis der Kanalbreite zur Kanallänge bestimmt: für die nfets gilt: W L ' n= n k n C out V DD V Tn p =R p 2C out C X für die pfets gilt: W L = 2C out C X ' p p k p V DD V Tp

15 5. N-Input NOR Das 2-Input NOR (NOR2) kann zu einem N-Input NOR erweitert werden. Dabei sind alle n pfets parallel geschaltet und die n nfets sind in Reihe geschaltet

16 5. N-Input NOR - N=1 entspricht dem Inverter - pfets in Reihe -> zusätzliche Kapazitäten zwischen den pfets -> längere Aufladezeit -> somit sollte Maximum von N bei 3 oder 4 liegen V I = V DD V Tp N n p V Tn 1 N n p

17 6. Vergleich zwischen NAND und NOR Gattern - beide Arten sind leicht in CMOS zu implementieren - NAND hat bessere transiente Eigenschaften und ist somit weiter verbreitet als NOR Gatter genauer: Die High-to-Low Zeit im NAND Gatter wird durch eine Reihe von nfets bestimmt und und die Low-to-High Zeit im NOR Gatter durch eine Reihe von pfets Der jeweilige Widerstand der MOSFETs hat folgende Abhängigkeit: 1 R= k ' W L V DD V T und k ' n 1 und R ' p R n k p

18 7. Layout von NAND und NOR Gemeinsamkeiten: - gleich große nfets und pfets - identische Positionierung der Transistoren Unterschied: Nur die Verbindungen der einzelnen Metalle

19 8. Literatur John P. Uyemura, CMOS Logic Circuit Design, Lower 1999 Heinrich Klar, Integrierte Digitale Schaltungen MOS/BICMOS, Springer 2005 Vorangegangene Vorträge

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