Übungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9

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Joachim Dunkle
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1 Übungen zu Grundlagen der Rechnerarchitektur und -organisation: Bonusaufgaben Übung 8 und Präsenzaufgaben Übung 9 Dominik Schoenwetter Erlangen, 30. Juni 2014 Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg

2 Inhalt 1. Bonusaufgaben Übung 8 2. Präsenzaufgaben Übung 9

3 Inhalt 1. Bonusaufgaben Übung 8 2. Präsenzaufgaben Übung 9

4 Aufgabe 3: Pipelining Gegeben sei die folgende schematische (unvollständige!) Darstellung einer MIPS-Pipeline: Folie 1 / 18

5 PCSrc 3 ID/EX WB EX/MEM Control M WB MEM/WB IF/ID EX M WB Add 1 0 Mu x 1 PC 4 Address Instruction memory Instruction 2 Read register 1 Read register 2 Registers Write register Write data rite RegW Read data 1 Read data 2 Shift left 2 0 M ux 1 Add Add result ALUSrc 5 Zero ALU ALU result Branch Address MemWrite Data memory Read data MemtoReg 0 Mu x 1 Write data Instruction [15 0] 16 Sign 32 6 extend ALU control MemRead Instruction [20 16] Instruction [15 11] M u x 1 RegDst ALUOp Quelle: Hennessy, Patterson: Computer Organization and Design Folie 2 / 18

6 Aufgabe 3: Pipelining Die Pipeline besitzt die Stufen Instruction Fetch, Instruction Decode, Execute, Memory, Write Back. In der Memory-Stufe können Werte vom Speicher gelesen, bzw. in den Speicher geschrieben werden (load, store). Die blauen Komponenten und Leitungen entsprechen Steuerleitungen. Die Codierung der Maschinenbefehle können Sie der MIPS-Referenz zu Blatt 6 im StudOn entnehmen. Die folgenden Fragen beziehen sich jeweils auf die Nummern in der Darstellung. Begründen Sie ihre Antworten anhand der Pipeline! Folie 3 / 18

7 Aufgabe 3: Pipelining 1. Für welche Fälle befindet sich ein Multiplexer vor dem PC? Weiter im Programmablauf/nächste Instruktion (PC+4) Sprung (PC+4+BranchAddr) Folie 4 / 18

8 Aufgabe 3: Pipelining 2. Was steht an den Eingängen Read register 1,2? Was an den Ausgängen Read data 1,2? Read register 1,2: Registernummer von Source- und Target-Register (rs, rt) des gerade dekodierten Befehls Read data 1,2: Inhalte von Source- und Target-Register (rs, rt) Folie 5 / 18

9 Aufgabe 3: Pipelining 3. Control ist für die Ablaufsteuerung eines Befehls in den einzelnen Stufen zuständig. Warum werden die Kontrollsignale ebenfalls über die Stufenregister geschleift? Warum werden sie bis Write Back immer weniger? Müssen genau dann steuern, wenn sich der gerade dekodierte Befehl in der entsprechenden Stufe befindet, also so lange verzögert werden. Nur die noch nötige Information muss weitergereicht werden, also fallen bereits erledigte Stufen raus Folie 6 / 18

10 Aufgabe 3: Pipelining 4. Woraus ergibt sich die Bitaufteilung der Instruktion? Aus dem Befehlsformat Je nachdem, ob ein 16 Bit Immediate angeben ist oder ein Zielregister mit Function Code für ALU-Befehle. Folie 7 / 18

11 Aufgabe 3: Pipelining 5. Warum existiert in der Execute-Stufe ein extra Addierer neben der ALU? Für welche Befehle wird dieser verwendet? Wodurch wird die arithmetische Operation der ALU ausgewählt? Berechnung von Sprungzielen Sprungbefehle ALUOp 00 add (für load, store) 01 sub (für beq) 10 funct-teil des R-Befehlswortes bestimmt Operation (and, or,...) Folie 8 / 18

12 Aufgabe 3: Pipelining 6. Welche Information wird von Write Back zu den Registern übertragen? Registerindex Datum das in das Register geschrieben werden soll Folie 9 / 18

13 Aufgabe 3: Pipelining c) Wo und wie könnte bei obiger Pipeline eine Erkennung für data hazards realisiert werden? Beschreiben Sie grob Ihre Idee und welche Leitungen/Multiplexer dazu nötig wären. Registernummer nach dem Lesen müsste weitergeleitet werden Registernummer kann dann mit Registernummern tiefer in der Pipeline verglichen werden Wenn Ergebnis/Datum schon feststeht kann es gleich verwendet werden (Forwarding) Pipeline muss angehalten werden wenn lesender Zugriff auf Speicher, da hier MEM-Phase abgewartet werden muss Anhalten der Pipeline geschieht über Steuerleitung die verhindert das EX/MEM/WB ausgeführt werden Folie 10 / 18

14 Hazard detection unit ID/EX.MemRead PCWrite IF/DWrtite IF/ID Control M u x ID/EX WB M EX/MEM 0 EX M WB MEM/WB WB PC Instruction memory Instruction Registers M u x M u x ALU Data memory M u x IF/ID.RegisterRs IF/ID.RegisterRt IF/ID.RegisterRt IF/ID.RegisterRd Rt Rd M u x ID/EX.RegisterRt Rs Rt Forwarding unit Quelle: Hennessy, Patterson: Computer Organization and Design Folie 11 / 18

15 Inhalt 1. Bonusaufgaben Übung 8 2. Präsenzaufgaben Übung 9

16 Aufgabe 4: Paging a) Eine CPU biete eine Memory-Management-Unit mit folgenden Eigenschaften: zweistufige Adresstabellen je 1024 Einträge zu je 4 Byte in den Tabellen Bit 31-12: höherwertige Bits der physikalischen Adresse Bit 11-3: unbenutzt Bit 2: Execute-enable-Bit Bit 1: Write-enable-Bit Bit 0: Present-Bit Pages zu je 4 KiB Größe Folgendes soll für ein Programm erfüllt sein: im virtuellen Adressbereich 0x bis 0x00001fff soll auf einen ROM-Baustein zugegriffen werden (Code), Folie 12 / 18

17 Aufgabe 4: Paging im virtuellen Adressbereich 0x bis 0x00031fff soll auf Hauptspeicher zugegriffen werden (Daten), im virtuellen Adressbereich 0x7ffff000 bis 0x7fffffff soll auf Hauptspeicher zugegriffen werden (Stack), alle anderen Bereiche sollen Zugriffsfehler auslösen. Physikalisch sind der ROM-Baustein an Adresse 0x und der Hauptspeicher von Adresse 0x bis 0xffffffff am Bus. Skizzieren Sie einen möglichen Aufbau der Page-Tabellen, der obige Bedingungen erfüllt! Folie 13 / 18

18 Vorüberlegung 2-stufige Adresstabellen, wobei Bit höherwertige Bits der physikalischen Adresse 20 Bit aufgeteilt in 10 Bit für Page Directory Index und 10 Bit für Page Table Index Folie 14 / 18

19 Vorüberlegung 2-stufige Adresstabellen, wobei Bit höherwertige Bits der physikalischen Adresse 20 Bit aufgeteilt in 10 Bit für Page Directory Index und 10 Bit für Page Table Index Code: 0x bis 0x00001fff Ersten 20 Bit sind wichtig für Page Directory Index und Page Table Index (0x00001) Page Directory Index: 0x0 Page Table Index: 0x1 Da Pagegröße 4 KiB = 0x1000 Byte passt Code in eine Page (0x000-0xfff) Folie 14 / 18

20 Vorüberlegung 2-stufige Adresstabellen, wobei Bit höherwertige Bits der physikalischen Adresse 20 Bit aufgeteilt in 10 Bit für Page Directory Index und 10 Bit für Page Table Index Code: 0x bis 0x00001fff Ersten 20 Bit sind wichtig für Page Directory Index und Page Table Index (0x00001) Page Directory Index: 0x0 Page Table Index: 0x1 Da Pagegröße 4 KiB = 0x1000 Byte passt Code in eine Page (0x000-0xfff) Daten: 0x bis 0x00031fff (benötigt 2 Pages da Größe 0x2000 Byte) Ersten 20 Bit für (virtuelle) Startadresse: 0x00030 Page Directory Index: 0x0 Page Table Index: 0x30 für erste Page, 0x31 für zweite Page Folie 14 / 18

21 Vorüberlegung 2-stufige Adresstabellen, wobei Bit höherwertige Bits der physikalischen Adresse 20 Bit aufgeteilt in 10 Bit für Page Directory Index und 10 Bit für Page Table Index Code: 0x bis 0x00001fff Ersten 20 Bit sind wichtig für Page Directory Index und Page Table Index (0x00001) Page Directory Index: 0x0 Page Table Index: 0x1 Da Pagegröße 4 KiB = 0x1000 Byte passt Code in eine Page (0x000-0xfff) Daten: 0x bis 0x00031fff (benötigt 2 Pages da Größe 0x2000 Byte) Ersten 20 Bit für (virtuelle) Startadresse: 0x00030 Page Directory Index: 0x0 Page Table Index: 0x30 für erste Page, 0x31 für zweite Page Stack: 0x7ffff000 bis 0x7fffffff (Passt wieder in eine Page, da Größe 0x1000) Ersten 20 Bit für (virtuelle) Startadresse: 7ffff Page Directory Index: b x1ff Page Table Index: b x3ff Folie 14 / 18

22 Aufgabe 4: Paging 0 0x x Code PDBR 0x x30 0x x31 0x Daten... 0x x3FF 0 0x x x1ff 0x x3FF... 0x3FF 0x Stack Page Directory Page-Tables Pages Folie 15 / 18

23 Aufgabe 4: Paging b) Welche Information muss ein vollassoziativer TLB bei obiger Konfiguration speichern? Folie 16 / 18

24 Aufgabe 4: Paging b) Welche Information muss ein vollassoziativer TLB bei obiger Konfiguration speichern? 20 Bit physikalische Adresse 20 Bit virtuelle Adresse (Tag) Flags Execute-enable und Write-enable Valid-bit Kein Present-Bit, da nur Present-Pages auch eine gültige Übersetzung haben und im TLB stehen können Folie 16 / 18

25 Virtual Address Virtual Page Number (20 Bit) Page Offset V E W Tag (20 Bit) Physical Page Number (20 Bit) TLB = = Hit = = 12 Bit = = Physical Page Number (20 Bit) Page Offset Physical Address Folie 17 / 18

Bonusaufgaben Übung 8 Präsenzaufgaben Übung 9 Kontakt Dominik Schoenwetter M.Eng. / Dipl.-Ing. (FH) Lehrstuhl für Informatik 3 (Rechnerarchitektur) Tel.

26 Bonusaufgaben Übung 8 Präsenzaufgaben Übung 9 Kontakt Dominik Schoenwetter M.Eng. / Dipl.-Ing. (FH) Lehrstuhl für Informatik 3 (Rechnerarchitektur) Tel.: Fax: Mail: dominik.schoenwetter@cs.fau.de FAU Erlangen-Nürnberg Martensstr. 3 - Raum Erlangen visit: www3.informatik.uni-erlangen.de

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