Outline Schieberegister Multiplexer Zähler Addierer. Rechenschaltungen. Marc Reichenbach und Michael Schmidt

Transkript

1 Rechenschaltungen Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 22

2 Gliederung Schieberegister Multiplexer Zähler Addierer 2 / 22

3 Schieberegister z.b. für FIFO (First In First Out) benötigt Kette von verbundenen DFFs Ports: Takt serieller Input serieller Output optional: Reset, Enable, Paralleler Ladeport,... Entwurf möglichst generisch (Wiederverwendbarkeit) Übung 3 / 22

4 Schieberegister Beispiel: einfaches 8-Bit Schieberegister 4 / 22

5 Schieberegister Entity-Definition l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; e n t i t y s h i f t r e g i s t e r i s port ( c l k, d i n : i n s t d _ l o g i c ; dout : out s t d _ l o g i c ) ; end s h i f t r e g i s t e r ; a r c h i t e c t u r e b e h a v i o r of s h i f t r e g i s t e r i s s i g n a l tmp : std_logic_vector (7 downto 0 ) ; begin... 5 / 22

6 Schieberegister-Realisierung in VHDL mögliche Modellierung in VHDL.... p r o c e s s ( c l k, r e s e t ) begin i f c l k e v e n t and c l k = 1 then tmp ( 0 ) <= d i n ; f o r i i n 1 to 7 loop tmp ( i ) <= tmp ( i 1); end loop ; end i f ; end p r o c e s s ; dout <= tmp ( 7 ) ; end b e h a v i o r ; 6 / 22

7 Schieberegister im FPGA Realisierung im FPGA (Bsp. Spartan3E)? LUTs in SLICEM als Schieberegister verwendbar (sogenannte SRL16 Komponente mit 16 Bit) Vorteil: Einsparung von DFFs durch Abbildung auf LUTs Aufbau SRL16 Komponente 4 Eingänge der LUT definieren Breite des Schieberegisters (Länge-1!!!) letztes Bit wird in DFF des Slices für taktsynchrone Ausgabe gespeichert weiterer Vorteil: Breite des Schieberegisters zur Laufzeit dynamisch anpassbar 7 / 22

8 Schieberegister im FPGA Technologie-Schematic für 8-Bit Schieberegister 8 / 22

9 Multiplexer benötigt für eine Vielzahl von Schaltungen, z.b. Decoder, State Machines, Barrel Shifter,... besteht aus Gatterlogik Ports: 2 oder mehr Inputs Auswahl-Input Output 9 / 22

10 Multiplexer Beispiel: 2-to-1 Multiplexer A B S O Realisierung in VHDL durch Datenflussbeschreibung oder komb. Prozess 10 / 22

11 Multiplexer-Realisierung in VHDL Entity-Definition l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; e n t i t y m u l t i p l e x e r i s port ( a, b, s : i n s t d _ l o g i c ; o : out s t d _ l o g i c ) ; end s h i f t r e g i s t e r ; a r c h i t e c t u r e b e h a v i o r of s h i f t r e g i s t e r i s begin / 22

12 Multiplexer-Realisierung in VHDL Realisierung mit Datenflussbeschreibung with s s e l e c t o <= a when 0, b when o t h e r s ; Realisierung mit komb. Prozess p r o c e s s ( a, b, s ) begin i f s = 0 then o <= a ; e l s e o <= b ; end i f ; end p r o c e s s ; alternativ über case-anweisung 12 / 22

13 Multiplexer-Realisierung im FPGA Abbildung auf LUTs und F5MUX -Komponenten (2-to-1 Multiplexer Ressourcen in den Slices) Beispiel: 4-to-1 Multiplexer 13 / 22

14 Zähler weitere wichtige Grundkomponente, z.b. für Adressberechnungen, Frequenzteiler,... benötigt besteht aus Logik und DFFs Ports: Takt Zähler-Output optional: Reset, Enable, Init-Port, / 22

15 Zählermodellierung in VHDL... e n t i t y c o u n t e r i s port ( c l k, r e s e t : s t d _ l o g i c ; q : out std_logic_vector (3 downto 0 ) ) ; end c o u n t e r ; a r c h i t e c t u r e b e h a v i o r of c o u n t e r i s s i g n a l tmp : std_logic_vector (3 downto 0 ) ; begin / 22

16 Zählermodellierung in VHDL Modellierung mit + Operator möglich:... p r o c e s s ( c l k, r e s e t ) begin i f r e s e t = 1 then tmp <= " 0000 " ; e l s i f c l k e v e n t and c l k = 1 then tmp <= tmp + 1 ; end i f ; end p r o c e s s ; q <= tmp ; end b e h a v i o r ; Hardware-technische Realisierung? 16 / 22

17 Zählerschaltung Herleitung der kombinatorischen Logik wieder über Wahrheitstabelle Lösung: DI 1 = DO1 1 DI 2 = DO2 (DO1) DI 3 = DO3 (DO1 DO2) DI 4 = DO4 (DO1 DO2 DO3) / 22

18 Zählerschaltung resultierende Schaltung '1' D1 Q1 D2 Q2 D3 Q3 Realisierung im FPGA mit LUTs und DFFs größere Zähler: Arithmetik mit speziellen Multiplexern und XOR-Gattern (später mehr) 18 / 22

19 Ripple-Carry Addierer Ripple-Carry Addierer (RCA) aus Volladdierern (FA) erster Volladdierer kann durch Halbaddierer ersetzt werden (für reine Addition) alle Volladdierer arbeiten parallel, aber Problem: "rippelnde Carries" 19 / 22

20 Subtraktion mit RCA Subtraktion über Zweierkomplement Realisierung in Hardware? 20 / 22

21 Subtraktion mit RCA Invertierung eines Operanden mit XOR-Gattern Addition der 1 über Carry-in des ersten Volladdierers 21 / 22

22 Literatur Bücher Spartan-3 Generation FPGA User Guide, UG331 (v1.6), December, 2009 VHDL-Synthese, Jürgen Reichardt, Bernd Schwarz, 5. Auflage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN / 22