Rechnerorganisation. Überblick über den Teil 13
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- Angelika Bader
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Transkript
1 Rechnerorganisation Teil 3 9. Juni 2 KC Posch Überblick über den Teil 3 Arbiter: Wie können sich 2 aktive Partner vertragen? Direkter Speicherzugriff: Ein Ko Prozessor zum Daten Schaufeln Die Verbesserung des Cache Speichers XL TOY mit Paged Memory Memory Management Unit und Virtueller Speicher
2 aktiv passiv ro_kap3_ttoy_.v aktiv passiv Bus idle Bus busy Bus idle A B C D A ro_kap3_ttoy_.v 2
3 aktiv passiv ADD, SUB, LDA, LD, ST, BZ, HLT ro_kap3_ttoy_.v ro_kap3_ttoy_2.v 3
4 4? ro_kap3_ttoy_2.v ro_kap3_ttoy_2.v
5 5 ro_kap3_ttoy_2.v ro_kap3_ttoy_2.v sel
6 6 ro_kap3_ttoy_2.v sel ro_kap3_ttoy_2.v sel
7 7 ro_kap3_ttoy_2.v sel ro_kap3_ttoy_2.v sel
8 8 ro_kap3_ttoy_2.v sel ARB sel ro_kap3_ttoy_2.v sel ARB sel?
9 9 ro_kap3_ttoy_2.v sel ARB sel p_ p _ p_ p_ p p_ p p_ ro_kap3_ttoy_2.v ARBITER + BUS _ p_
10 ASM Diagramm des Arbiter Anfangs zustand sel = G sel = G Bus busy Bus busy sel = GW sel = GW ASM Diagramm des Arbiter G Anfangs zustand sel = sel = G Bus busy Bus busy sel = GW sel = GW
11 ASM Diagramm des Arbiter Anfangs zustand sel = G sel = G Bus busy Bus busy sel = GW sel = GW ASM Diagramm des Arbiter Anfangs zustand sel = G sel = G Bus busy Bus busy sel = GW sel = GW
12 ASM Diagramm des Arbiter Anfangs zustand sel = G sel = G Bus busy Bus busy sel = GW sel = GW ASM Diagramm des Arbiter sel = G sel = G p_ p_ p_ p_ sel = GW sel = GW 2
13 ARB sel p_ p_ ro_kap3_ttoy_2.v Der Test ro_kap3_ttoy_2.v 3
14 2 verschiedene Programme; jedes hat seine eigenen Daten ro_kap3_ttoy_3.v 2 verschiedene Programme; jedes hat seine eigenen Daten beginnt bei x: beginnt bei x2: ro_kap3_ttoy_3.v 4
15 2 verschiedene Programme; jedes hat seine eigenen Daten beginnt bei x: beginnt bei x2: ro_kap3_ttoy_3.v 2 verschiedene Programme; jedes hat seine eigenen Daten beginnt bei x: beginnt bei x2: ro_kap3_ttoy_3.v 5
16 2 verschiedene Programme; jedes hat seine eigenen Daten beginnt bei x: beginnt bei x2: ro_kap3_ttoy_3.v 2 verschiedene Programme; jedes hat seine eigenen Daten beginnt bei x: beginnt bei x2: ro_kap3_ttoy_3.v
17 beginnt bei x beginnt bei x2 2 verschiedene Programme ro_kap3_ttoy_3.v beginnt bei x beginnt bei x2 2 verschiedene Programme ro_kap3_ttoy_3.v 7
18 2 verschiedene Programme; beide greifen auf das gleiche Datum zu ro_kap3_ttoy_4.v 2 verschiedene Programme; beide greifen auf das gleiche Datum zu beginnt bei x: beginnt bei x2: ro_kap3_ttoy_4.v 8
19 beginnt bei x beginnt bei x2 2 verschiedene Programme ro_kap3_ttoy_4.v beginnt bei x beginnt bei x2 2 verschiedene Programme ro_kap3_ttoy_4.v 9
20 Das Synchronisationsproblem ro_kap3_ttoy_4.v Das Synchronisationsproblem : : ro_kap3_ttoy_4.v 2
21 Das Synchronisationsproblem : A: : ro_kap3_ttoy_4.v Das Synchronisationsproblem : liest Wert von A A: : ro_kap3_ttoy_4.v 2
22 Das Synchronisationsproblem : liest Wert von A (R3 ) A: : ro_kap3_ttoy_4.v Das Synchronisationsproblem : A: : liest Wert von A (R3 ) liest Wert von A ro_kap3_ttoy_4.v 22
23 Das Synchronisationsproblem : A: : liest Wert von A (R3 ) liest Wert von A (R3 ) ro_kap3_ttoy_4.v Das Synchronisationsproblem : liest Wert von A (R3 ) addiert A: : liest Wert von A (R3 ) ro_kap3_ttoy_4.v 23
24 Das Synchronisationsproblem : liest Wert von A (R3 ) addiert A: : liest Wert von A (R3 ) subtrahiert ro_kap3_ttoy_4.v Das Synchronisationsproblem : A: : liest Wert von A (R3 ) liest Wert von A addiert (R3 ) schreibt Wert A subtrahiert ro_kap3_ttoy_4.v 24
25 : Das Synchronisationsproblem liest Wert von A (R3 ) addiert A: : liest Wert von A (R3 ) schreibt Wert A subtrahiert A: ro_kap3_ttoy_4.v : Das Synchronisationsproblem A: : liest Wert von A (R3 ) liest Wert von A addiert (R3 ) schreibt Wert A subtrahiert A: schreibt Wert A ro_kap3_ttoy_4.v 25
26 : Das Synchronisationsproblem A: : liest Wert von A (R3 ) liest Wert von A addiert (R3 ) schreibt Wert A subtrahiert A: schreibt Wert A A: FFFF ro_kap3_ttoy_4.v Synchronisationsproblem Das Problem taucht auch auf, wenn auf einer mehrere Prozesse parallel l laufen. Dieses Problem wird auf Betriebssystemebene gelöst. Lösung mit sogenannten Semaphoren oder Locks Locks. 26
27 27 ARBITER + BUS Aktive Seite Passive Seite a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_
28 28 ARBITER + BUS Aktive Seite Passive Seite Fetch/Execute a_ a a_ p_ di p_ / (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_ ARBITER + BUS Aktive Seite Passive Seite a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_
29 29 ARBITER + BUS Aktive Seite Passive Seite a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_ ARBITER + BUS Aktive Seite Passive Seite a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_
30 3 ARBITER + BUS Aktive Seite Passive Seite a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_ ARBITER + BUS Aktive Seite Passive Seite Die kann inzwischen was Anderes machen. a_ a a_ p_ di p_ (aktiver Teil) a_ a_ a_ a_ Disk (passiver Teil) p_ p_ p_ p_
31 Die kann Aktive Seite inzwischen was Anderes machen. ARBITER + BUS Passive Seite Disk (aktiver Teil) a_ a_ a_ a_ a_ a_ p_ p_ p_ p_ (passiver Meldung über p_ Teil) Beendigung p_ des Transfers per Interrupt. 2 Daten Transfer Disk 3
32 Daten Transfer 2 Disk 2 8 Daten Transfer 2 Disk Controller
33 Daten Transfer 2 phy_mem_ Disk virt_mem_ Daten Transfer phy_mem_ Disk
34 2 virt_mem_ Daten Transfer phy_mem_ Disk data virt_mem_ Daten Transfer phy_mem_ Disk data
35 2 virt_mem_ Daten Transfer phy_mem_ Disk data virt_mem_ Daten Transfer phy_mem_ Disk amount data
36 2 virt_mem_ Daten Transfer phy_mem_ Disk amount control start, finished (interrupt) data 2 8 virt_mem_ Daten Transfer 2 phy_mem_ Disk amount control start, finished (interrupt) data
37 37 p_ p_ p_ q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_ p_ p_ p_ q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_
38 38 p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_ p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_
39 39 p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_ p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_
40 4 p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_ p_ p_ p_ >= xfc q a_ a a_ p_ di p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ p_ p_
41 >= xfc p_ p_ p_ p_ p_ samt Disk (aktiver Teil) a_ a_ a_ a_ a_ a_ p_ ARB+ BUS p_ p_ p_ p_ (passiver p_ Teil) p_ Und jetzt ersetzen wir T TOY mit L TOY ro_kap3_ltoy_.v _ 4
42 42 >= xfc p_ p_ p_ a_ a a_ p_ k p_ p_ p_ p_ p_ p_ p_ ARB+ BUS samt Disk (aktiver Teil) a_ a_ a_ a_ (passiver Teil) p_ p_ >= xfc p_ p_ ARB+BUS p_ k p_ p_ p_ p_ p_ p_ p_ p_ a_ a_ a_ a_ a_ a _
43 43 ARB + BUS p_ k p_ p_ p_ p_ p_ a_ a_ a_ a_ a_ a_ ARB + BUS p_ k p_ p_ p_ p_ p_ a_ a_ a_ a_ a_ a_
44 ARB + BUS seitiger Cache Speicher 44
45 CACHE B U S CACHE B U S I/O Gerät Standard Input, Standard Output Timer 45
46 CACHE BUS CACHE ARB + BUS 46
47 CACHE ARB + BUS Controller inklusive Disk ro_kap3_ltoy_3.v CACHE ARB + BUS Controller inklusive Disk ro_kap3_ltoy_3.v 47
48 CACHE Programm: Transfer von Disk zu. Polling ob fertig. Transfer von zu Disk. Polling ob fertig. ro_kap3_ltoy_3.v ARB + BUS CACHE Programm: Transfer von Disk zu. Polling ob fertig. Transfer von zu Disk. Polling ob fertig. ro_kap3_ltoy_3.v ARB + BUS Controller inklusive Disk Controller inklusive Disk 48
49 CACHE Programm: Transfer von Disk zu. Polling ob fertig. Transfer von zu Disk. Polling ob fertig. ro_kap3_ltoy_3.v ARB + BUS CACHE Programm: Transfer von Disk zu. Polling ob fertig. Transfer von zu Disk. Polling ob fertig. ro_kap3_ltoy_3.v ARB + BUS Controller inklusive Disk Controller inklusive Disk 49
50 CACHE cacheable Die I/O Register müssen vom Caching ausgenommen werden: ARB + BUS ro_kap3_ltoy_3.v CACHE cacheable cpu_ < xf Die I/O Register müssen vom Caching ausgenommen werden: Adressen xfc xff non cacheable. Ein eigenes Register non_cacheable_content ARB + BUS Controller inklusive Disk Controller inklusive Disk ro_kap3_ltoy_3.v 5
51 Interrupt statt Polling Zum Testen der Interrupt Behandlung: Der Controller transferiert tdt Daten von der Disk zum Hauptspeicher. Die läuft inzwischen in einer Schleife. Der Controller löst bei Beendigung des Datentransfers einen Interrupt aus. Dieser wird von der behandelt : Die Interrrupt Service Routine veranlasst das Programm, die Schleife zu verlassen und zum nächsten Datentransfer weiter zu gehen. ro_kap3_ltoy_4.v Paged Memory 5
52 CACHE ARB + BUS Controller inklusive Disk CACHE T TOY (limitierter Instruktionssatz) TOY L TOY (erweiterter Instruktionssatz) XL TOY (paged memory) ARB + BUS Controller inklusive Disk 52
53 CACHE (2 8 x ) T TOY (limitierter Instruktionssatz) TOY L TOY (erweiterter Instruktionssatz) XL TOY (paged memory) ARB + BUS Controller inklusive Disk (2 8 x ) 53
54 data,, 8 (2 8 x ) data,, (2 x ) 54
55 PC MA data,, (2 x ) IR: PC MA xa d data t,, (2 x ) LDI Rd, Rt R[d] mem[r[t]] Bit: wir können den gesamten Adressraum ansprechen 55
56 IR: PC MA xb d data t,, (2 x ) LDI Rd, Rt STI Rd, Rt R[d] mem[r[t]] mem[r[t]] R[d] Bit: wir können den gesamten Adressraum ansprechen IR: PC MA xb d data t,, (2 x ) LDI Rd, Rt STI Rd, Rt R[d] mem[r[t]] mem[r[t]] R[d] 56
57 IR: PC MA data x8 d,, 7 (2 x ) LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Wir haben nur 8 Bit zur Verfügung IR: PC MA data x8 d,, 7 Page Page Page 2 LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Page 3 Wir haben nur 8 Bit zur Verfügung Page 5 57
58 IR: PC MA data x8 d,, 7 28 Page Page Page 2 LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Page 3 Wir haben nur 8 Bit zur Verfügung Page 5 IR: PC MA data x8 d p page,, 7 6 Adresse innerhalb der Page 28 Page Page Page 2 LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Page 3 Page 5 58
59 IR: PC MA data x8 d p page,, 7 6 : Current Page : Page Adresse innerhalb der Page 28 Page Page Page 2 LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Page 3 Current Page: Die Seite, auf welche der PC soeben zeigt (PC[5:7]) Page 5 IR: PC MA data x9 d p page,, 7 6 : Current Page : Page Adresse innerhalb der Page 28 Page Page Page 2 LDI Rd, Rt STI Rd, Rt LD Rd, R[d] mem[r[t]] mem[r[t]] R[d] R[d] mem[] Page 3 if (IR[7] == ) = { 9`b, IR[6:]} else = {PC[5:7], IR[6:]} Page 5 59
60 Paged Memory Page Size: 2 7 = 28 Adressen Unterscheidung zwischen Page und Current Page Page : Adressen bis 27. Current Page wird durch PC[5:7] bestimmt Für die Unterscheidung ist das Bit IR[7] zuständig: if (IR[7] == ) = { 9`b, IR[6:]} else = {PC[5:7], IR[6:]} Betroffene Instruktionen LD Rd, x8 d p page ST Rd, BZ Rd, BP Rd, JL Rd, CALL x9 d p page xc d p page xd d p page xf d p page x x3 p page if (IR[7] == ) = { 9`b, IR[6:]} else = {PC[5:7], IR[6:]} 6
61 CALL ro_kap3_xltoy_.v if (IR[7] == ) = { 9`b, IR[6:]} else = {PC[5:7], IR[6:]} CALL und CALL indirekt Problem: mit CALL können wir Unterprogramme in der Page oder in der Current Page aufrufen. Wir möchten jedoch Unterprogramme überall im Speicher aufrufen Neue Instruktion: CALLI Rt x x8 t 6
62 CALL und CALL indirekt Problem: mit CALL können wir Unterprogramme in der Page oder in der Current Page aufrufen. Wir möchten jedoch Unterprogramme überall im Speicher aufrufen Neue Instruktion: CALLI Rt x x8 t R[5] R[5] mem[r[5]] PC PC R[t] CALL und CALL indirekt Problem: mit CALL können wir Unterprogramme in der Page oder in der Current Page aufrufen. Wir möchten jedoch Unterprogramme überall im Speicher aufrufen Neue Instruktion: CALLI Rt x x8 t PUSH PC R[5] R[5] mem[r[5]] PC PC R[t] 62
63 Der Instruktionssatz ADD 2 SUB 3 AND 4 XOR 5 SHL 6 SHR 7 LDA C BZ 8 LD D BP 9 ST E JR A LDI F JL B STI HLT ro_kap3_xltoy_.v TOY Der Instruktionssatz ro_kap3_xltoy_.v HLT ADD PUSH 7 LDA 2 SUB C BZ 2 POP 8 LD 3 AND D BP 3 CALL 9 ST 4 XOR E JR 4 RET A LDI 5 SHL F JL 5 IOF B STI 6 SHR HLT 6 ION TOY L TOY 7 RETI 63
64 Der Instruktionssatz ro_kap3_xltoy_.v HLT ADD PUSH 7 LDA 2 SUB C BZ 2 POP 8 LD 3 AND D BP 3 CALL 9 ST 4 XOR E JR 4 RET A LDI 5 SHL F JL 5 IOF B STI 6 SHR HLT 6 ION TOY L TOY XL TOY 7 RETI 8 CALLI MMU und Virtueller Speicher 64
65 ro_kap3_xltoy_.v XL TOY CACHE...2 ARB + BUS Controller inklusive Disk ro_kap3_xltoy_.v XL TOY CACHE...2 XL TOY hat Bit Adressen. Wir hatten einen Hauptspeicher mit 2 Speicherstellen. ARB + BUS Controller inklusive Disk 65
66 ro_kap3_xltoy_2.v XL TOY CACHE 8 Pages mit je 28 Wörtern XL TOY hat Bit Adressen. Wir hatten einen Hauptspeicher mit 2 Speicherstellen. Hauptspeicher mit 8 * 2 7 Wörtern. ARB + BUS ro_kap3_xltoy_2.v Controller inklusive Disk XL TOY CACHE 8 Pages mit je 28 Wörtern XL TOY hat Bit Adressen. (Virtuelle Adressen: 2 ) Wir hatten einen Hauptspeicher mit 2 Speicherstellen. Hauptspeicher mit 8 * 2 7 Wörtern. (Reale Adressen: 2 ) ARB + BUS Controller inklusive Disk 66
67 ro_kap3_xltoy_2.v XL TOY CACHE MMU Memory Management Unit XL TOY hat Bit Adressen. (Virtuelle Adressen: 2 ) Wir hatten einen Hauptspeicher mit 2 Speicherstellen. Hauptspeicher mit 8 * 2 7 Wörtern. (Reale Adressen: 2 ) ARB + BUS 8 Pages mit je 28 Wörtern Controller inklusive Disk ro_kap3_xltoy_2.v XL TOY CACHE MMU Memory Management Unit ARB + BUS 8 Pages mit je 28 Wörtern Standard IO Controller inklusive Disk 67
68 Was macht die MMU? Die MMU übersetzt eine virtuelle Adresse der in eine reale Adresse des physikalisch vorhandenen Hauptspeichers. Entweder per Software: Die MMU schaut dazu in einer (oder mehreren) Tabellen nach. Diese befinden resident im Hauptspeicher. Diese Tabellen heißen Page Tables. Da ein mehrmaliges Nachsehen im Hauptspeicher zu langsam geht, hat die MMU auch einen kleinen Hardware Cache mit oft gebrauchten Übersetzungen. Diesen nennt man Transaction Look Aside Buffer (TLB). Für den TLB nimmt man ein Content Addressable Memory (CAM). Wenn die MMU keine Übersetzung zwischen virtueller und realer Adresse vorfindet, meldet sie diesen Page Fault mittels Page Fault Exception an die. Diese Meldung erfolgt über eine Hardware Leitung. Was macht die bei einem Page Fault? Wenn hingegen auf eine erlaubte Speicherstelle zugegriffen werden sollte, diese sich jedoch nicht im physikalischen Speicher befunden hat, dann gibt die dem Controller den Auftrag, die fehlende Page von der Disk in den Hauptspeicher zu kopieren. Dazu wird die am seltensten gebrauchte Page im Hauptspeicher verwendet. Der Inhalt dieser Page muss eventuell vorher auf die Disk ausgelagert werden. Dies ist dann der Fall, wenn die auszulagernden Speicherwörter veränderte Daten beinhaltet haben. Man spricht auch von einer dirty page. Dieser Kopiervorgang dauert aus Sicht der sehr lange: Das Betriebssystem macht typischerweise inzwischen mit einem anderen Prozess weiter. 68
69 Was macht die bei einer Page Fault Exception? Sobald der Controller per Interrupt an die die Beendigung des Kopiervorgangs ( Swap ) meldet, kann das Betriebssystem den Prozess, welcher vorher die Page Fault Exception ausgelöst hat, wieder aufdie sogenannte Run List setzen. Etwas später wird der Prozess also wieder an der Stelle weiter bearbeitet, wo er zuvor nicht weiter konnte. Der Prozess merkt von dieser Unterbrechung gar nichts. Wir nennen dies transparente Unterbrechung. XL TOY merkt sich beim Auftauchen einer Page Fault Exception also den gegenwärtigen Wert des Program Counter am St und springt sodann auf Adresse 8. Ab dieser Speicherstelle wird die sogenannte Page Fault Service Routine erwartet. Da an dieser Stelle im Speicher nicht viel Platz ist das Hauptprogramm beginnt ab Adresse x, also 8 Speicherstellen weiter besteht diese Routine im Wesentlichen aus dem Aufruf der wirklichen Behandlung des Page Faults. Soviel zur XL TOY Hardware Erweiterung. Zerlegung einer Bit Adresse Virtuelle Adresse x234:
70 Zerlegung einer Bit Adresse Virtuelle Adresse x234: Bits Offset: x34 Zerlegung einer Bit Adresse Virtuelle Adresse x234: Virtuelle Seitennummer: x24 7 Bits Offset: x34 7
71 Zerlegung einer Bit Adresse Virtuelle Adresse x234: Virtuelle Seitennummer: x24 7 Bits MMU sieht in einer Tabelle nach: Offset: x34 Reale Seitennummer ist z.b. x3: Zerlegung einer Bit Adresse Virtuelle Adresse x234: Virtuelle Seitennummer: x24 7 Bits MMU sieht in einer Tabelle nach: Offset: x34 Reale Seitennummer ist z.b. x3: Reale Adresse ist xb4: 7
72 Zerlegung einer Bit Adresse Virtuelle Adresse x234: Virtuelle Seitennummer: x24 7 Bits MMU sieht in einer Tabelle nach: Offset: x34 Reale Seitennummer ist z.b. x3: Reale Adresse ist xb4: Aufbau der TLB Tabelle 72
73 Aufbau der TLB Tabelle Virtuelle Page Nummer Reale Page Nummer Aufbau der TLB Tabelle Virtuelle Page Nummer Reale Page Nummer Resident Bit 73
74 Aufbau der TLB Tabelle schreibt in TLB Virtuelle Page Nummer Reale Page Nummer Resident Bit Aufbau der TLB Tabelle schreibt in TLB Referenced Bit (= Valid Bit) Virtuelle Page Nummer Reale Page Nummer Resident Bit 74
75 Aufbau der TLB Tabelle schreibt in TLB Referenced Bit (= Valid Bit) Virtuelle Page Nummer Reale Page Nummer Resident Bit Modified Bit Virtuelle Page Nummer: x7 Anfrage an den TLB R V M Reale Page Nummer: x5 75
76 Virtuelle Page Nummer: x267 Anfrage an den TLB soll sehr schnell gehen: CAM* R V M *Content Addressable Memory = Inhaltsadressierbarer Speicher Reale Page Nummer: x5 Das Hauptprogramm. Page ist zu Simulationsbeginn fix im Speicher.. Initialisierung i des Cache Speichers. h 2. Initialisierung der Memory Management Unit. 3. Initialisierung des St. 4. Lade Page von der Disk. Auf dieser Seite gibt es jetzt 2 Unterprogramme: Das von der Page Fault Service Routine aufgerufene Programm und den Dispatcher. 5. Der Dispatcher wird aufgerufen. Dieser läuft in einer Endlosschleife. 76
77 Der Dispatcher while(){ lese ein Datum von I/O; wenn (Datum == ) dann HLT; sonst kopiere die im Datum angegebene Seite von der Disk in den Hauptspeicher; exekutiere das soeben geladene Programm im User Mode; zurück in den Supervisor Mode; } 77
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