Präsentation der Diplomarbeit. Untersuchung und Entwicklung von Konzepten für eigensichere Sensorsysteme

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1 Präsentation der Diplomarbeit Technische Universität Dresden Fakultät Elektrotechnik und Informationstechnik Fraunhofer Institut Institut für mikroelektronische Schaltungen und Systeme Untersuchung und Entwicklung von Konzepten für eigensichere Sensorsysteme vorgelegt von: Betreuer: verantw. Hochsschullehrer: Ralf Hildebrandt Dipl.-Ing. Peter König Prof. Dr.-Ing. habil. W. J. Fischer 1

2 Ein intelligentes Sensorsystem Verstärkung Sensor Kennlinienkorrektur (optional) A/D Wandlung Prozessor Aufbau hybrid für jede Komponente optimierte Fertigungstechnologie Teilkomponenten austauschbar integriert konstengünstiger einige Fehlerquellen weniger 2

3 Einige theoretische Überlegungen dieser Arbeit mögliche Fehlerarten (Überlast, Bias, Spike, Stuck-At, Erratik, Oszillation, Drift) spaciale Redundanz (Sicherheitssensor / alternative Messmethode) temporale Redundanz (mehrfache Messung, maximal zulässige Signaländerung, Hin- / Rückrechnung, Rechnung mit codierten Operanden) Sensor - Stimulation / Referenzquelle (Sensor - Simulator) Fehlererkennung im Prozessor mittels Software Eigensicherheit des Prozessors (ECC-RAM, Parity in der CPU) 3

4 Ein Beispiel-System Der Sensor U0 R1 Ud R3 Ur R5 R2 R4 Ul R6 U d U l, U r Messspannung teilredundante Spannungen 4

5 Ein intelligentes Sensorsystem mit redundantem Signalpfad Temperatur Sensor Sensor Simulator Mess Mux Verstärker / Korrektur Verstärker / Korrektur A/D Wandler A/D Wandler Interface und Steuerung Bus Prozessor Brücke 5

6 Der Prozessor Basis: Microcontroller MSP430 von Texas Instruments Beschrieben als synthesefähiges Modell in VHDL 16 Bit RISC Microcontroler 16 Register - 12 davon frei nutzbar + program counter, stack pointer, status register, constant generator 20 Befehle, wie Addition, Subtraktion, Rotation usw., 8 Sprungbefehle 16 verschiedene (tlw. maskierbare) Interrupts befehls- und taktkompatibel zum Original offen für Erweiterung mit externen Komponenten ( RAM-mapped ) 6

7 Systemsimulation Temperatur Sensor Sensor Simulator Mess Mux Verstärker / Korrektur Verstärker / Korrektur A/D Wandler A/D Wandler Interface und Steuerung Bus Prozessor Brücke Simulation als Programm in ANSI C Simulationsergebnisse geschrieben in ein Textfile Simulation mit VHDL (Einlesen des Textfiles) synthesefähige VHDL Beschreibung 7

8 Detektierbare und lokalisierbare Fehler U0 R1 Ud R3 Ur R5 R2 R4 Ul R6 Abriss aller 4 Verbindungsleitungen zum Sensor (Gegenmaßnahme Rotation der Messbrücke) Kurzschluss aller Widerstände im Sensor Verbindungsabriss zwischen allen Widerständen im Sensor Sensitivitätsverlust eines sensitiven Elementes (detektierbar mit Hilfe von U r und U l ) Nach der Lokalisierung des Fehlers kann mit der jeweils unbeschädigten Halbbrücke mit verminderter Genauigkeit weiter gearbeitet werden. 8

9 ECC-RAM low byte MSP430 MAB MDB_in MDB_out ECC Komponente 8 16 high byte ECC RAM (15,11)-Hamming-Code, verkürzt auf (12,8)-Code Minimaldistanz von 3 1 Fehler korrigierbar 2 Fehler in einem Word korrigierbar eingesetzt: Syndrom-Decoder Aufwand: insgesamt 150% des normalen RAM-Bedarfs und µm 2 für den Syndrom - Decoder 7,2 MHz statt 8 MHz bei der Simulation mit der durch die Synthese erzeugten Netzliste 9

10 Fehlersignalisierung Komponente im Adressbereich der MSP430 Möglichkeit zum Auslösen eines IRQ zusammenfassen von Fehlersignalen und Maskierung auf Wunsch des Nutzers beschrieben mit generischem VHDL Code abschaltbar, IRQ-Nummer und Adressbereich wählbar bei Synthese Für RAM Fehler, detektiert durch die ECC-Komponente existiert folgende Softwareroutine: 1. bestimmen der Adresse, an welcher den RAM-Fehler aufgetreten ist 2. lesen der Daten von der Adresse (dabei automatische Korrektur durch die ECC-Komponente) 3. schreiben der korrigierten Daten auf die Adresse auslöschen eines temporären Fehlers 10

11 Parity im MSP430 INC TMP1 one bit per word - Parity Einzelfehler erkennbar INC_PC TMP2 inc_out Parity - Checker an allen wichtigen Stellen (z. B. bei den Registern) R0 (PC) Parity - Vorhersage in der ALU und den Incrementern MDB_in src_bus R15 dst_bus MAB generischer VHDL - Code abschaltbar Nutzung der Fehlersignalisierungskomponente Aufwand: µm 2 statt µm 2 CPU-Fläche und 7,8 MHz statt 8,0 MHz MDB_out src_in result ALU dst_in wenn ECC-RAM auch eingesetzt: 6,8 MHz 11

12 Zusammenfassung theoretische Überlegungen zu Fehlerfällen und zum Umgang mit diesen Systemsimulation eines beispielhaften Sensor-Systems Anbindung eines ECC-RAM an den MSP430 Fehlersignalisierung in Hardware im MSP430 Parity-Check im Datenpfad des MSP430 12