Hybride Apps DPR und Android auf dem Xilinx ZYNQ. Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm

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1 Hybride Apps DPR und Android auf dem Xilinx ZYNQ Endric Schubert, Missing Link Electronics Fabian Zentner, Univ. Ulm

2 Konvergenz der Rechenplattformen Processing System Memory Interfaces 7 Series Programmable Logic Common Peripherals ARM Dual Cortex-A9 MPCore System Common Peripherals Custom Peripherals Common Accelerators Custom Accelerators 09 Juli

3 Motivation & Konzept Processing System 2x SPI Static Memory Controller Quad-SPI, NAND, NOR AMBA Switches Dynamic Memory Controller DDR3, DDR2, LPDDR2 AMBA Switches Programmable Logic: System Gates, DSP, RAM I/O MUX 2x I2C 2x CAN 2x UART GPIO 2x SDIO with DMA ARM CoreSight Multi-core & Trace Debug NEON / FPU Engine Cortex -A9 MPCore MIO 32/32 KB I/D Caches 512 KB L2 Cache Timer Counters NEON / FPU Engine Cortex -A9 MPCore 32/32 KB I/D Caches Snoop Control Unit (SCU) 256 KB On-Chip Memory ACP 2x USB with DMA General Interrupt Controller DMA Configuration 2x GigE with DMA AMBA AMBA Switches Switches HW / SW Interface Dynamische Partielle Rekonfiguration 09 Juli

4 Dynamische, Partielle Rekonfiguration (DPR) Integriert in Chips der Xilinx Virtex Familie DPR: Rekonfiguration zur Laufzeit XC7Z020: Größe der statischen Bitdatei: 4000 kb Theoretische Rekonfigurationszeit : 2,6 ms DPR DPR DPR DPR DPR Static Hardware 09 Juli

5 Dynamische, Partielle Rekonfiguration (DPR) 09 Juli

6 ANDROID Applications Telefon Kontakte Browser Application Framework Activity Manager Window Manager Content Provider Libraries Surface Manager SSL Davilk Virtual Machine Linux Kernel Display Driver Camera Driver Binder (IPC) Driver 09 Juli

7 Andoird auf Xilinx ZYNQ Processing System I/O MUX 2x SPI 2x I2C 2x CAN 2x UART GPIO 2x SDIO with DMA 2x USB with DMA 2x GigE with DMA Static Memory Controller Quad-SPI, NAND, NOR AMBA Switches Dynamic Memory Controller DDR3, DDR2, LPDDR2 ARM CoreSight Multi-core & Trace Debug NEON / FPU Engine Cortex -A9 MPCore MIO 32/32 KB I/D Caches 512 KB L2 Cache Timer Counters AMBA Switches NEON / FPU Engine Cortex -A9 MPCore 32/32 KB I/D Caches Snoop Control Unit (SCU) 256 KB On-Chip Memory General Interrupt Controller DMA Configuration AMBA AMBA Switches Switches ACP Logi CVC Programmable Logic: System Gates, DSP, RAM Logi BMP Logi BitBlt Logi3D DPR DPR 09 Juli

8 Schedulingkonzepte 1. Activity Lifecycle Bindung + Systemcode unverändert - Activity Klassen neu erstellen 3. Erweitern des Activity Managers + detaillierter App-Zustand verfügbar - Systemcode verändert 2. Service Lifecycle Bindung + Systemcode unverändert - kein Detaillierter App-Zustand für Scheduling verfügbar Activity Manager Schnittstellen + detaillierter App-Zustand verfügbar + Geringer Aufwand bei App Entwicklung 09 Juli

9 Kombination von Android und Xilinx Zynq Applications App 1 Hardware Access App 2 Application Framework Libraries Linux Kernel Reconfiguration List of Tasks DevCfg Driver Activity Manager DPR Scheduler sysfs Control Task State DPR Manager Content Provider JNI I2C I2C Driver Hardware Access Hardware Access Hardware Access Content Provider JNI GPIO GPIO Driver ZYNQ Processing System DPR HW Manager I2C DPR HW GPIO DPR HW 09 Juli

10 DPR Slot IP-Core Problem: Wie kann dynamische HW an einem AXI4 ausgetauscht werden? Lösung: 09 Juli

11 DPR Hardware Manager Problem: Wie können die Slots mittels Software aktiviert werden? Lösung: 09 Juli

12 Linux Layer Problem: Wie erfolgt das Laden und Entladen der Treiber? Lösung: 09 Juli

13 DPR und Android auf dem Xilinx ZYNQ Processing System 2x SPI Static Memory Controller Quad-SPI, NAND, NOR AMBA Switches Dynamic Memory Controller DDR3, DDR2, LPDDR2 AMBA Switches Programmable Logic: System Gates, DSP, RAM I/O MUX 2x I2C 2x CAN 2x UART GPIO 2x SDIO with DMA ARM CoreSight Multi-core & Trace Debug NEON / FPU Engine Cortex -A9 MPCore MIO 32/32 KB I/D Caches 512 KB L2 Cache Timer Counters NEON / FPU Engine Cortex -A9 MPCore 32/32 KB I/D Caches Snoop Control Unit (SCU) 256 KB On-Chip Memory ACP 2x USB with DMA General Interrupt Controller DMA Configuration 2x GigE with DMA AMBA AMBA Switches Switches HW / SW Interface Dynamische Partielle Rekonfiguration 09 Juli

14 IPCore Entwickler App Entwickler Hybride Apps = Android App + DPR Slot ZIP Android App Hardware Service Hardware Driver Device description (dtb file) DPR Hardware (bin file) 09 Juli

15 Ergebnisse: Slotgranularität Slotbreite: 1 bis 60 CLBs Slothöhe: 1 bis 150 CLBs Minimale Slotfläche: 1 CLB Maximale Zahl an Slots: 60 Xilinx XC7Z020 verfügt über 6650 CLBs 1 CLB entspricht ca. 200 ASIC Gates 09 Juli

16 1.2% 0.4% 0.4% 0.2% 0.5% 0.3% 0.2% 0.0% 0.1% 3.1% 2.2% 4.5% 5.2% Häufigkeit 11.9% 13.7% 14.5% 17.6% 24.0% Ergebnisse: Rekonfigurationszeiten 30.0% 25.0% 20.0% 15.0% 10.0% 5.0% 0.0% Rekonfigurationszeit [ms] 09 Juli

17 Ergebnisse: Rekonfigurationszeiten Übertragene Datenmenge: 30 kb 09 Juli

18 Kontakt Missing Link Electronics Industriestrasse Neu-Ulm Tel: Juli

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