Tutorium: Einführung in die technische Informatik

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1 Tutorium: Einführung in die technische Informatik Logische Schaltungen (2. 2.3) Sylvia Swoboda

2 Überblick Grundbegriffen von logischen Schaltung Realisierung von Funktionen Beispiele Boole'sche Funktionen Sequenzielle Logik

3 Grundbegriffe Versorgungsspannung Notwendig zum Betrieb der Schaltung Meist +5 Volt Logikspannung Liegt zwischen u e und u a u e GND +V CC u a

4 Logisch Logisch Spannungsbereiche zwischen U min und U max Bestimmt durch Übertragungskennlinie des Inverters (flache Teile der Steigung) (S.8) Positive Logik: log = HIGH, log = LOW Negative Logik: log = LOW, log = HIGH Zuordnung ändert Funktionalität nicht => im Weiteren vernachlässigt

5 Schaltgatter NOT AND OR NAND NOR XOR & & = Mit diesen 3 Gattern können alle booleschen Operationen nachgebildet werden. NAND und NOR-Gatter sind universelle Gatter

6 Weitere Grundbegriffe -aktive -aktive Eingänge Power dissipation: Verlustleistung eines Gatters Propagation delay: Durchlaufzeit Fan out: Ausgangsfächer Fan in: Eingangsfächer

7 Fan out Wozu? Digitalbauteil "besteht" aus Transistorschalter => kapazitive Belastung Bauteile angeschlossen an Ausgang stellen kapazitive Belastung für Ausgang dar. Darf nur bestimmte Höhe haben => Fan out

8 Fan in Ebenso relevant bei kapazitiver Belastung In einer Schaltkreisfamilien Fan in von entspricht Standardeingang Fan in von 5 entspricht fünffacher Last von Standardeingang Bei Überschreitung der Maximallast (Fan in) von Bauteil => Verfälschungen

9 Auf- und Entladung einer Kapazität Auflagevorgang: u c (t) = U *(-e -t/τ ) Entladevorgang: u c (t) = U * e -t/τ τ = R*C Beispiel: Innenwiderstand R = 25 Ω Gesamtlastkapazität C = 2 pf Berechne: Wann ist der Bauteil zu 98% entladen

10 Auf- und Entladung einer Kapazität Das heißt, wann sind nur noch 2% der Anfangsspannung vorhanden Entladung: u c (t) = U * e -t/τ U *,2 = U * e -t/τ wobei τ = R*C = 25*2* -2 = 5ns,2 = e -t/τ => ln,2 = -t/τ => t = - ln,2 * τ t 3,92 * 5 = 9,56 2 ns

11 Schaltkreisfamilien TTL (Transistor-Transistor Logic): Hoher Fan out, aber hohe Propagation delay ECL (Emitter Coupled Logic): Geringe Propagation delay, störsicher, aber teuer MOS (Metal- Oxid Semiconductor): Bei hoch integrierten Schaltungen CMOS (Complementary MOS): Niedrige Leistungsaufnahme => Batteriebetriebene Geräte, PC-Bereich

12 Realisierung von Funktionen Ziel: Umsetzung von logischen Funktionen in Gatterschaltung Bsp: Schaltung mit drei Eingängen e, e2, e3, deren Ausgang genau dann logisch sein soll, wenn der Wert zwischen 3 und 7 liegt (e = MSB, e3 = LSB)

13 Bsp: Funktion => Gatterschaltung Wahrheitstabelle aufstellen Aus Zeilen, bei denen Ausgang ist disjunktive Normalform bilden Mittels KV-Diagramm oder Verfahren nach Quine und McClusky vereinfachen Realisierung mittels not/and/or oder nand oder nor Gattern

14 Bsp: Funktion => Gatterschaltung dez e e2 e3 a e2 e2 e e3 e3 5 6 e e 7 a = f(e,e2,e3) = (e e2 e3) (e e2 e3) (e e2 e3)

15 Bsp: Funktion => Gatterschaltung dez e e2 e3 a e2 e2 e e3 e3 5 6 e e 7 a = f(e,e2,e3) = (e e2 e3) (e e2 e3) (e e2 e3)

16 Bsp: Funktion => Gatterschaltung dez e e2 e3 a e2 e2 e e3 e3 5 6 e e 7 a = f(e,e2,e3) = (e e2 e3) (e e2 e3) (e e2 e3) Nach Reduktion: a = (e e3) ( e e2)

17 Bsp: Funktion => Gatterschaltung e e2 e3 & & a a = (e e3) ( e e2)

18 Funktion: Halbaddierer Addition zweier einstelliger Binärzahlen Berechnet Summe an Stelle und Übertrag e e2 e + e2 e = S S = e e2 e2 & C C = e e2

19 Volladdierer Funktion Addition zweier einstelliger Binärzahlen an Stelle i (von n) Auch Übertrag aus Stelle i- wird berücksichtigt e.i e 2.i C i- C i S i

20 Volladdierer Ci- Ci- Ci- Ci- e2.i e2.i e2.i e.i e.i e2.i e2.i e2.i Ci = (e.i e2.i) (Ci- (e.i e2.i)) Si = e.i e2.i Ci- e.i e.i

21 Volladdierer e.i e2.i = = Si & Ci Ci- &

22 Volladdierer - Blockschaltbilder e e2 e.i e2.i C HA Ci FA Ci- S B B2 Si C 4 bit parallel adder 3 2 S

23 Codierer Besitzt n Eingänge und m = ld(n) Ausgänge Funktion: Bitfolge am Eingang in Binärzahl am Ausgang umwandeln Immer nur ein Eingang aktiv Bsp: Codierer mit 4 Eingängen => 2 Ausgänge

24 Codierer daraus ergeben sich folgende Gleichungen: e3 e2 e e a a a = e a = e2 e3 e3 Probleme: Wenn Eingänge => Ausgänge (,): gleich wie e = Wenn 2 Eingänge => falscher Wert an Ausgängen

25 prioritätsgesteuerter Codierer besitzt zusätzlich valid Ausgang: zeigt an, ob mindestens Eingang log ist. es wird nur der höchste Eingang herangezogen Bsp: Wenn e und e3 aktiv () sind, ist nur e3 relevant.

26 prioritätsgesteuerter Codierer e3 e2 e e a a V e2 e2 e2 X X X X X X e e e e e a = e3 (e e2) e3 e3 a = e2 e3 V = e e e2 e4

27 Codierer - Blockschaltbild e to 3 coder 2 a V

28 Decodierer Gegenstück zum Codierer. besitzt n Ausgänge, m = ld(n) Eingänge Ausgang aktiv, der Nummer der Binärzahl hat, die durch Eingänge bestimmt ist. zusätzlich Enable-Eingang möglich

29 Decodierer X X a a a2 a3 e e E e a E to 3 decoder

30 Multiplexer Ist Erweiterung eines Codierers aus m binären Eingängen e i denjenigen ausgewählt, dessen Nummer mit der Zahl über den Steuereingängen übereinstimmt. Es können "Einzeleingänge" so wie beim (4zu)-MUX oder Tupel von Eingängen (Quadrupel (2zu)-MUX) vorhanden sein

31 e. e. & & a e.2 & a e.3 e2. & & a2 e2. & a3 e2.2 & e2.3 S & E S X ai alle e.i E e2.i i =,,2,3

32 MUX-Blockschaltbilder E S e EN to MUX 2 a e. e. e.2 e.3 E S e2. e2. e2.2 e2.3 EN MUX a a a2 a3

33 Demultiplexer Gegenstück zum Multiplexer Steuereingang bestimmt, auf welchen Ausgang der Eingang geleitet werden soll. Enable-Eingang möglich Bsp: Eingang e 4 Ausgänge a,a,a2,a3 => 2 Steuereingänge S, S2

34 Beispiele Bestehende Schaltung nur mit NOR/NAND Gattern realisieren Umsetzung einer booleschen Funktion in PLA

35 Transformation A B C & & & Aufgabe: Funktion nur mit NOR-Gattern realisieren

36 Transformation. Schritt: AND-Gatter in NOR-Gatter umwandeln, durch Anwendung von DeMorgan A B C

37 Transformation 2. Schritt: Negationen verschieben A B C

38 Transformation 3. Schritt: bei verbleibenden OR zwei Negationen davor schreiben A B C

39 Transformation 4. Schritt: Negationen vor Gattern eliminieren, durch Einfügen eines weiteren NOR-Gatters A B C

40 Boolesche Funktion => PLA Aufgabe: Gegeben sind zwei zweistellige Binärzahlen X und Y. Ausgang (A) ist log, wenn die Binärzahl X Teiler der Binärzahl Y ist. Ausgang 2 (A2) ist log, wenn die Binärzahl X größer als Y ist.

41 A A Y Y X X Wahrheitstabelle aufstellen Boolesche Funktion => PLA

42 Boolesche Funktion => PLA A A Y Y X X eintragen, wo X Y restlos teilt => Y mod X =

43 Boolesche Funktion => PLA A A Y Y X X sonst eintragen

44 Boolesche Funktion => PLA A A Y Y X X logisch eintragen, wo X > Y ist

45 Boolesche Funktion => PLA A A Y Y X X sonst eintragen

46 Vereinfachen mittels KV-Diagramm KV-Diagramm für A A = (X Y Y) (X X Y) (X Y) Y Y Y X X X Y Y X X

47 Umsetzung in PLA A = (X Y Y) (X X Y) (X Y) X X Y Y A

48 Vereinfachen mittels KV-Diagramm KV-Diagramm für A A = (X X) (X Y Y) (X Y Y) ( X X Y) Y Y Y X X X X X Y Y

49 Umsetzung in PLA A = (X X) (X Y Y) (X Y Y) X X Y Y ( X X Y) A A

50 Sequenzielle Logik bisherige Schaltungen haben kein "Gedächtnis" Ausgang wird aus Eingangssignalen "berechnet" => Idee der Informationsspeicherung 2 Arten: synchron: Zustandswechsel zu definierten Zeitpunkten Verwendung von Taktgeber (clock pulse generator) asynchron: Zustand kann zu jedem beliebig Zeitpunkt wechseln

51 Latches (Flip-Flops) Verschiedene Arten von Flip-Flops, die sich durch Aufbau und auch durch ihre Eigenschaften unterscheiden: RS-Flip-Flop D-Latch JK-Flip-Flop

52 RS-Flip-Flop Eingänge: S (Set) zum Setzen des Flip-Flops R (Reset) zum Zurücksetzen des Flip-Flops Ausgänge: Q: enthält die gespeicherte Information Q': enthält die negierte Information Aufbau mittels rückgekoppelter NOR (oder NAND - Gatter

53 RS-Flip-Flop mit/ohne Kontrolleingang R Q R & & Q C S Q' S & & Q'

54 D-Latch dient zum Vermeiden des Zustandes R=S= D & & Q C & & Q'

55 JK-Flip-Flop Speicherelement, das gesetzt ist, muss nicht gesetzt werden Speicherelement, das zurückgesetzt ist, muss nicht gelöscht werden. J & S Q K & R Q'

56 Register Information besteht normalerweise aus n Bits => n Flip-Flops zur Speicherung verwendet. Register mit parallelem Laden: Änderung des Inhalts gleichzeitig in einem Clock- Impuls. Dadurch wird aber bei jedem Clock-Impuls Information übernommen => Load-Eingang

57 Schieberegister Realisierung mittels D-Flip-Flops Bei jedem Clock-Impuls wird der serielle Input um ein Latch weitergeschoben Bsp: Sender Empfänger (S. 3) timing pulse Register T Register R R R R2 R3 Anfangswerte Nach T Nach T2 Nach T3 Nach T4

58 Zähler synchrone und asynchrone Zähler asynchroner Vorwärtszähler: 4 JK-Flip-Flops Eingangssignal Clock-Impuls Kontrolleingang durch negative Flanke getriggert Problem: Propagation delay erzeugt ungültige Zustände z.b von () -> ()

59 synchroner Zähler JK-Flip-Flops gleichzeitig von Clock- Impuls getriggert. Wechsel der Stufen durch Vorbereitungseingänge J und K bestimmt. 4 Ausgänge (a3,a2,a,a)

60 synchroner Zähler Überlegung: a ändert sich mit jedem Clock-Impuls => J=K= a ändert sich nur, wenn a ist a2 ändert sich nur, wenn a und a sind a3 ändert sich nur, wenn a, a und a2 sind

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