Hardwarepraktikum WS 2001/02

Transkript

1 Hardwarepraktikum W / Versuch equentielle ysteme III Gruppe 68: enise Baldauf, 474 Thomas Winter, 4778 Michael Grieswald, 496 hemnitz, den..

2 Aufgabenstellungen zur Vorbereitung Aufgabe >> Beschreiben ie den asynchronen Frequenzteiler aus Bild 8 (kript) in VHL und weisen ie die Funktionstüchtigkeit durch VHL-imulation nach. chaltplan und Automatenentwurf siehe kript VHL-Beschreibung des asynchronen Frequenzteilers: entity aufgabe is -- 5: Frequenzteiler asynchron port (rn, fi: in bit; fo: : out bit); -- reset und eingehende Frequenz -- ausgehende Frequenz end aufgabe; architecture structure of aufgabe is component N Flip-Flop port (clock, s_bar, r_bar, j, k: in bit; -- Takt, /set, /reset, j, k q, q_bar : out bit); -- q, /q end component; for all: N747 use entity work.n747(dataflow); signal one: bit:= ; signal q_barff, qff, q_barff: bit; -- interne ignale (FF-Ausgaenge) begin ff: N747 port map (clock=> fi, s_bar=> one, r_bar=> rn, j=> q_barff, k=> one, q_bar=> q_barff); ff: N747 port map (clock=> q_barff), s_bar=> one, r_bar=> rn, j=> one, k=> one, q=> qff); ff: N747 port map (clock=> fi, s_bar=> one, r_bar=> rn, j=> qff, k=> one, q_bar=> q_barff); fo<= qff; end structure;

3 Voraussetzung für Aufgaben und : VHL-Beschreibung des N747: entity N747 is -- -Flip-Flop port (clock, s_bar, r_bar, j,k: in bit; -- Takt, /set, /reset, j, k q, q_bar : out bit); -- q, /q end N747; architecture dataflow of N747 is signal s: bit_vector ( to 8); -- interner ignalvektor (Ausgaenge der logischen Glieder) begin end dataflow; s()<= not (s(8) and j and clock) after ns; s()<= not (clock and k and s(7)) after ns; s()<= not clock after ns; s()<= not (s_bar and s() and s(4)) after ns; s(4)<= not (s() and s() and r_bar) after ns; s(5)<= s() nand s() after ns; s(6)<= s() nand s(4) after ns; s(7)<= not (s_bar and s(5) and s(8)) after ns; s(8)<= not (s(7) and s(6) and r_bar) after ns; q<= s(7) after ns; q_bar<= s(8) after ns;

4 Aufgabe >> Entwerfen ie einen synchronen Frequenzteiler 5:, beschreiben ie ihn in VHL und weisen ie die Funktionstüchtigkeit durch VHL-imulation nach. Vergleichen ie die imulationsergebnisse mit denen aus Aufgabe. Aus der vorgegebenen (Gesamt-)Automatentabelle für den Frequenzteiler ergeben sich (durch Benutzung des arnaugh-plans für die Eingänge und ) folgende Beschaltungen für die i und i (i=..) der Flip-Flops: = = = = = = ie chaltung ergibt sich demnach folgendermaßen: fi '' fo rn Abbildung : synchroner Frequenzteiler 5: 4

5 VHL-Beschreibung des synchronen Frequenzteilers 5: entity aufgabe is -- synchroner Frequenzteiler 5: port (rn, fi: in bit; fo : out bit); -- reset, eingehende Frequenz -- ausgehende Frequenz end aufgabe; architecture structure of aufgabe is component N Flip-Flop port (clock, s_bar, r_bar, j, k: in bit; -- Takt, /set,/ reset, j, k q, q_bar : out bit); -- q, /q end component; for all: N747 use entity work.n747(dataflow); signal one : bit:= ; signal q, q_bar : bit_vector ( to ); -- interne FF-Ausgaenge signal k : bit; -- k-eingang fuer FF begin k<= q_bar() and q_bar() after ns; ff: ff: N747 port map (clock=> fi, s_bar=> one, r_bar=> rn, j=> q_bar(), k=> one, q=> q(), q_bar=> q_bar()); N747 port map (clock=> fi, s_bar=> one, r_bar=> rn, j=> q_bar(), k=> k, q=> q(), q_bar=> q_bar()); ff : N747 port map (clock=> fi, s_bar=> one, r_bar=> rn, j=> q(), k=> one, q=> q(), q_bar=> q_bar()); fo<= q(); end structure; 5

6 Vergleich der imulationen von synchronem und asynchronem Frequenzteiler 5: Zeit in ns rn f i fo async fo sync ie Frequenzteiler verhalten sich gleich, wenn man davon absieht, dass der asynchrone Frequenzteiler eine längere Verzögerungszeit hat. 6

7 7 Aufgabe >> Entwerfen ie einen asynchronen B-Zähler, beschreiben ie ihn in VHL und weisen ie die Funktionstüchtigkeit durch VHL-imulation nach. Automatentabelle eines B-Zählers mit -Flip-Flops: Für den Entwurf des asynchronen B-Zählers ist es nötig, zu untersuchen, ob möglicherweise ein Flip-Flop (FFB) als Taktquelle eines anderem Flip-Flops (FFA) geeignet ist. azu betrachtet man das zugehörige Impulsdiagramm: Abbildung : Impulsdiagramm des B-Zählers

8 o erkennt man, dass immer, wenn die Flip-Flops FF, FF und FF schalten, FF dieselbe Taktflanke (hier: fallende Taktflanke) produziert. Nach egel ist also FF als Taktquelle für die restlichen Flip-Flops geeignet. Bei weiterer Betrachtung stellt man fest, dass wenn FF schaltet, auch FF immer eine fallende Taktflanke produziert jedoch insgesamt weniger als FF. Nach egel wählt man demnach FF als Taktgeber für FF. adurch wird weniger kombinatorische Logik benötigt. a der Automat mit steigender Taktflanke schaltet, gelten die negierten Ausgänge von FF bzw. FF als Takt für FF und FF bzw. FF. iese Taktansteuerung des asynchronen B-Zählers kann in einer Tabelle beschrieben werden: Flip-Flop FF FF FF FF Taktquelle clock FF FF FF Für FF, welches von clock getaktet wird (also synchron von außen), kann man die Eingangsbelegung aus der obigen Gesamttabelle mithilfe des arnaugh-plans ermitteln: = Für die anderen asynchronen Eingänge i (i=..) reduziert man die Automatentabelle nach den vorgegebenen egeln: treichen aus der Tabelle: - Taktgeber FF j - palten j und j - Alle Zeilen, die nicht der aktiven Taktflanke ( j =, j = ) von FF j (also der fallenden Taktflanke) entsprechen anach lassen sich mithilfe von arnaugh-plänen die kombinatorischen Funktionen zur Beschaltung der ermitteln. i Um FF reduzierte Automatentabelle für und (Takt ): = = 8

9 Um FF reduzierte Automatentabelle für (Takt ): Es ergibt sich folgende chaltung: = '' clock rn Abbildung : asynchroner B-Zähler 9

10 VHL-Beschreibung des asynchronen B-Zählers: entity aufgabe is -- synchroner B-Zaehler port (c, rn: in bit; -- Takt, reset q : out bit_vector ( downto )); -- Zaehlerstand end aufgabe ; architecture dataflow of aufgabe is component N Flip-Flop port (clock, d, s_bar, r_bar: in bit; -- Takt, d, /s, /r q, q_bar : out bit); -- q, /q end component; for all: N7474 use entity work.n7474(dataflow); signal one: bit:= ; signal q_net, q_bar_net: bit_vector ( downto ); signal d_net: bit_vector ( downto ); -- interne FF-Ausgaenge -- interne FF-Eingaenge begin d()<= q_bar_net() after ns; d()<= q_bar_net() and q_bar_net() after ns; d()<= q_bar_net() after ns; d()<= q_net() and q_net() after ns; ff: ff: ff: ff: N7474 port map (c, d(), one, rn, q_net(), q_bar_net()); N7474 port map (q_bar_net(), d(), one, rn, q_net(), q_bar_net()); N7474 port map (q_bar_net(), d(), one, rn, q_net(), q_bar_net()); N7474 port map (q_bar_net(), d(), one, rn, q_net(), q_bar_net()); q<= q_net; end dataflow;

11 Voraussetzung für Aufgaben und 4 VHL-Beschreibung des N7474: entity N7474 is -- -Flip-Flop port (c,d,s_bar,r_bar: in bit; -- Takt,d, /set, /reset q,q_bar : out bit); -- q, /q end N7474; architecture dataflow of N7474 is signal s: bit_vector ( to 5); -- interner ignalvektor (Ausgaenge der logischen Glieder) begin end dataflow; s()<=not(s() and s_bar and s()) after ns; s()<=not(d and r_bar and s()) after ns; s()<=not(r_bar and s() and c) after ns; s()<=not(s() and s() and c) after ns; s(4)<=not(s_bar and s() and s(5)) after ns; s(5)<=not(s(4) and s() and r_bar) after ns; q<=s(4) after ns; q_bar<=s(5) after ns;

12 Aufgabe 4 >> Entwerfen ie einen synchronen B-Zähler, beschreiben ie ihn in VHL und weisen ie die Funktionstüchtigkeit durch VHL-imulation nach. Vergleichen ie die imulationsergebnisse mit denen aus Aufgabe. Für den synchronen B-Zähler kann man die Beschaltung der -Eingänge mittels arnaugh-plan direkt aus der Gesamt-Automatentabelle ermitteln. (Aufgabe ). a im Versuch nur NAN-Glieder zur Verfügung stehen, ist eine Umformung nach den Morganschen Gesetzen nötig: = = = = = = = = araus ergibt sich die folgende chaltung (Ausgänge aus Übersichtsgründen nach unten verlegt): '' clock rn Abbildung 4: synchroner B-Zähler

13 VHL-Beschreibung des synchronen B-Zählers: entity aufgabe4 is -- synchroner B-Zaehler port (rn, c: in bit; -- /reset, Takt q : out bit_vector ( downto ); -- Zaehlerstand end aufgabe4; architecture dataflow of aufgabe4 is component N Flip-Flop port (c, d, s_bar, r_bar: in bit; -- Takt, d, /s, /r q, q_bar : out bit); -- q, /q end component; for all: N7474 use entity work.n7474(dataflow); signal one : bit:= ; signal q_net, q_bar_net : bit_vector ( downto ); -- interne FF-Ausgaenge signal d : bit_vector ( downto ); -- interne FF-Eingaenge signal i : bit_vector (6 downto ); -- interne ignale begin d()<= q_bar_net() after ns; i()<= not (q_net() and q_bar_net() and q_bar_net()) after ns; i()<= q_bar_net() nand q_net() after ns; d()<= i() nand i() after ns; i()<= not (q_net() and q_bar_net() and q_bar_net()) after ns; i()<= q_bar_net() nand q_net() after ns; i(4)<= q_bar_net() nand q_net() after ns; d()<= not (i() and i() and i(4) after ns; i(5)<= q_bar_net() nand q_net() after ns; i(6)<= not (q_net() and q_net() and q_net()) after ns; d()<= i(5) nand i(6); ff: ff: ff: ff: N7474 port map (c, d(), one, rn, q_net(), q_bar_net()); N7474 port map (c, d(), one, rn, q_net(), q_bar_net()); N7474 port map (c, d(), one, rn, q_net(), q_bar_net()); N7474 port map (c, d(), one, rn, q_net(), q_bar_net()); q<= q_net; end dataflow;

14 4 Vergleich der imulationen von synchronem und asynchronem B-Zähler: Zeit in ns rn i f asynchron... synchron

15 5 54 Zeit in ns rn f i asynchron... synchron... Beide Versionen des B-Zählers erreichen nach gewisser Einschwingzeit die gleichen Ergebnisse. Aufgabe für das Praktikum >> Bauen ie die B-Zähler aus den Aufgaben und 4 (siehe oben) auf und weisen ie die Funktionstüchtigkeit durch Eperiment nach. urchführung Beide Varianten des B-Zählers funktionierten optimal. er Versuch verlief erfolgreich. 5