Praxisbericht 1 und 2 Semester

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1 Praxisbericht 1 und 2 Semester Thema: Kennenlernen der beruflichen Arbeitswelt eines Elektroingenieurs von Friedrich Wiegel Duale Hochschule Baden-Württemberg Standort: Karlsruhe Matrikelnummer, Kurs: Ausbildungsfirma: Betreuer der Ausbildungsfirma Fachleiter an der DHBW , TEL10B2 Karlsruher Institut für Technologie Campus Nord, Eggenstein Dipl. Ing. Stefan Dietze Prof. Dr. Ralf Dorwarth Prof. Dr. Michael Keller

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3 Inhaltsverzeichnis Inhaltsverzeichnis... 2 Abbildungsverzeichnis... 4 Tabellenverzeichnis... 4 Abkürzungsverzeichnis Einleitung HiTES im Überblick Dual-Phy FPGA IP-Core Soft-Cores Hard-Cores Einstieg in die Programmiersprache VHDL Entity Architecture Component UCF Files Entwurf und Umsetzung von Dual-Phy Hardware Demo II Board Features HiTES Dual-PHY Herstellung von SRAM und QPROFLASH-Platinen SRAM QPROFLASH CAN-Transceiver

4 6 Digital-Kameraboard PhyCAM-S Eigenschaften von LVDS PhyCAM-S Stecker und Format der LVDS Daten Master-Clock Implementierung für das Kameramodul...25 Literaturverzeichnis

5 Abbildungsverzeichnis Abb. 1 HiTES Blockdiagramm... 7 Abb. 2 FPGA LUT (Quelle 3)... 8 Abb. 3 FPGA Layout... 9 Abb. 4 Soft-Core Beispiel 16-bit Schieberegister (Quelle: 11) Abb. 5 Etity Beispiel Abb. 6 Architecture Beispiel Abb. 7 Component Beispiel Abb. 8.ucf-File Zuweisung Abb. 9 Blockschaltbild Demo II Board (Quelle: 6) Abb. 10 HiTES Dual-PHY Platine Abb. 11 Schaltplan HiTES Dual-PHY Abb. 12 SRAM Blockdiagramm (Quelle: 7) Abb. 13 Anschlussdiagramm in Serial Master Modus (Quelle: 8) Abb. 14 Schaltplan der QPROFLASH- und SRAM-Platine Abb. 15 Quellcode: Master-Clock für LVDS Teil Abb. 16 Quellcode: Master-Clock für LVDS Teil Abb. 17 Quellcode: Master-Clock für LVDS Teil Tabellenverzeichnis Tab. 1 Zuweisungsmodi Entity Tab. 2 PhyCAM-S Stecker

6 Abkürzungsverzeichnis KIT HiTES SoC Phy WLAN FPGA LUT CDR IP-Core.ucf RAM AMBA EEPROM JTAG CAN LVDS VHDL Karlsruhe Institut für Technologien High Temperature Embedded System System-On-A-Chip Physical Layer Wireless Local Area Network Field Programmable Gate Array Lookup-Table Clock /Data Recovery Intellectual Property Core User Constraint File Random Access Memory Advanced Microcontroller Bus Architecture Electrically Erasable Programmable Read-Only Memory Joint Test Action Group Controller Area Network Low Voltage Differential Signal Very High Speed Integrated Circuit Hardware Description Language 5

7 1 Einleitung Seit einigen Jahren steht Deutschland vor einem grundlegenden Umbau seiner Energieversorgung. Der schnelle Ausstieg aus der Energiegewinnung mit Hilfe der konventionellen Energieträger ist natürlich einer der Hauptmerkmale bei diesem Vorhaben. Der Klimaschutz ist dabei ein entscheidender Treiber. KIT als einer der führenden wissenschaftlichen Einrichtungen in Deutschland beschäftigt sich natürlich seit längeren damit, wie man die erneuerbaren Energien effizienter nutzen kann. In Folge dieser Zielsetzung hat auch das Institut für Angewandte Informatik den Schwerpunkt Energie insbesondere Geothermie gestärkt. Bei der Realisierung geothermischer Projekte werden Informationen aus vielen unterschiedlichen Quellen zu verschiedensten Zwecken verarbeitet. Das Institut arbeitet an einer Sonde, die in den von bis zu 5000m tiefen und 200 C heißen Bohrlöchern Messdaten z.b. von der Kamera oder Sensoren, sammeln, verarbeiten und an die Oberfläche übermitteln kann. Um die Sonde zu realisieren hat man sich für ein Embedded System im Hochtemperaturbereich entschieden. Dieses Teilprojekt heißt HiTES (High Temperature Embedded System). Da die Sonde sehr hohen Temperaturen ausgesetzt ist, sollte auch für die entsprechende Kühlung gesorgt werden. Je weniger Bauelemente gekühlt werden müssen, desto einfacher auch die Realisierung. Aus diesem Grund wird die Sonde mit einem SoC (System-On-A-Chip) realisiert. 6

8 2 HiTES im Überblick Abb. 1 HiTES Blockdiagramm Wie man im oben dargestellten Blockbild sehen kann, stellt das HiTES eine Schnittstelle zwischen dem Server, der sich auf der Oberfläche befindet und den Sensoren bzw. der Kamera dar. Die Hauptaufgabe besteht darin, die durch die Sensoren und die Kamera gesammelte Information zu bündeln und an die Oberfläche zu übertragen. 2.1 Dual-Phy Die Bitübertragungsschicht (Phy- engl. Physical Layer) sorgt mit Hilfe der mechanischen und elektrischen Hilfsmittel für Verbindungsaufbau und Signalübertragung zwischen benachbarten Knoten. Die Signale müssen nicht elektrischer Natur sein, sie können wie in unserem Fall z.b. optisch (Lichtleiter) oder elektromagnetisch (WLAN) sein. Außerdem dient die Bitübertragungsschicht der Codierung, Decodierung und Synchronisation des Signals. Beim dem HiTES Projekt hat man sich für den Dual-Phy DP83849IF der Firma National Semiconductor entschieden, da er folgenden Anforderungen entsprach. 1. Geringe Versorgungsspannung (3,3V) 2. Zwei voneinander unabhängige Phys. 3. Glasfaser-Multimode Unterstützung 4. Mediakonverter Mode Unterstützung 7

9 2.2 FPGA Bei FPGA handelt es sich um einen wiederprogrammierbaren Logikchip. Dabei steht die Bezeichnung FPGA für Field Programmable Gate Array. Ein FPGA besteht aus vielen Logikelementen (LUT = Lookup-Table) mit jeweils einem Flip-Flop, die mit Hilfe der Hardwareprogrammiersprache VHDL zur gewünschten Schaltung verknüpft werden können. In den FPGAs der neueren Generation werden noch Multiplexer (MUX) verbaut, sie erlauben, ansteuern bzw. umgehen von Flip-Flops, Rückkopplungen oder Verbindungen mit Nachbarblöcken. Mit einer LUT lässt sich jede beliebige kombinatorische Funktion z.b. NAND oder XOR darstellen. Die Anzahl der Eingangssignale pro LUT hängt vom FPGA ab, in allgemeinen liegt es zwischen 4 und 6 Eingängen. Die zu realisierende Binärfunktion wird dann als Wahrheitstabelle abgespeichert. Wenn eine Funktion mehr Eingänge besitzt als an der LUT vorhanden sind, dann werden mehrere LUT s mit einander verschaltet. Die Flip-Flops sorgen dafür, dass die Signalwerte zwischengespeichert werden, damit man sie in nächsten Takt wider verwenden kann. Abb. 2 FPGA LUT 8

10 Außerdem enthält ein FPGA noch RAM-Blöcke, Multiplizierer, Taktgeneratoren und Takterkenner (CDR = Clock /Data Recovery). Da ein FPGA die implementierten digitalen Schaltungen grundsätzlich parallel abarbeitet, hat es zu Folge, dass hoch komplexe Aufgaben durch eine optimierte Implementierung als IP-Core (siehe IP-Core) viel effizienter ausgeführt werden können. Ein IP-Core kann einzeln oder mehrmals als Netzliste in eine FPGA Schaltung integriert werden. Die bekanntesten Programmiersprachen für FPGAs sind Verilog HDL und VHDL. Durch Definieren von Datentypen und Regeln wird die Funktionalität beschrieben und daraus kann die sogenannte Netzliste für FPGA generierte werden. Die Netzliste ist so was wie ein Schaltplan für ein FPGA. Bei den FPGAs von Xilinx oder Altera muss die Netzliste beim jedem Powerup von einem EEPROM oder Flash geladen werden. Bei Actel, einer Firma, die sich hauptsächlich auf Weltraum- und Militäranwendungen spezialisiert hat, wird die Netzliste in einen internen Flash gehalten und steht beim Powerup sofort zur Verfügung. Das nächste Bild zeigt das voraussichtliche Layout des FPGAs für das Projekt HiTES. Abb. 3 FPGA Layout 9

11 2.3 IP-Core Soft-Cores Als IP-Core (intellectual property core) wird ein wiederbenutzbarer Teil eines Chipdesigns bezeichnet. IP-Cores gibt es als Netzliste oder als Quellcode. FPGA- Hersteller wie Xilinx stellen mit ihren Entwicklungsplattformen hauseigene IP-Cores zum Teil mit Lizenz zu Verfügung. Darüber hinaus gibt es eine Sammlung von Open Source Projekten, die einen Zugriff auf ihre IP-Cores gewähren, z.b. Leon3 (CPU). Mehrere IP-Cores können auch mit einander verknüpft werden. Ebenfalls ist es möglich, den gleichen IP-Core mehrmals in einen FPGA einzubauen und somit ist auch ein Multi-CPU-Core-System in einem einzigen FPGA-Chip realisierbar. Verwendet man ein IP-Core, das als Quellcode angeboten wird, muss der Quellcode auf das jeweilige FPGA angepasst werden, z.b. Pin Belegung. Folgend ist ein Beispiel eines mit positiver Taktflanke gesteuerten 16-bit Schieberegisters als Soft- Core in Programmiersprache VHDL dargestellt. Abb. 4 Soft-Core Beispiel 16-bit Schieberegister 10

12 2.3.2 Hard-Cores Die Hard-Cores sind Schaltungen die von dem Hersteller unveränderbar in den FPGA integriert wurden. Ihre Vorteile sind unter anderem das, die Hard-Cores weniger Fläche auf dem Chip verbrauchen und meistens viel schneller sind, als die mit programmierter Logik implementierten Soft-Cores. Leider ist es schwierig, eigene Implementierung an den Hard-Core anzubinden. Portierungen zu anderen Logikfamilien sind ganz unmöglich. Beispiele von Hard-Cores sind leistungsfähige Prozessoren, wie PowerPC-Cores oder Ethernet-Schnittstellen, die mit frei programmierbarer FPGA-Logik auf einem Chip zusammengefasst werden können. 3 Einstieg in die Programmiersprache VHDL Very High Speed Integrated Circuit Hardware Description Language (VHDL) ist eine Programmiersprache, mit der es möglich ist digitale Schaltungen zu beschreiben. Das erstellte Programm wird dann mit Hilfe einer Synthesesoftware in eine Netzliste umgesetzt. Den größten Unterschied zu den Softwareprogrammiersprachen stellt die Tatsache dar, dass man keinen beliebigen Code schreiben kann, sondern nur die Strukturen verwenden kann, die der Synthesizer kennt. Da wir beim Projekt HiTES einen FPGA verwenden, nämlich Spartan-6 LXT von Firma Xilinx, sollte ich mich in der ersten Wochen mit VHDL vertraut machen. Damit das ganze strukturiert und übersichtlich verläuft, entschied ich mich für das Buch VHDL- Synthese Entwurf digitaler Schaltungen und Systeme von Prof. Dr. Jürgen Reichardt und Prof. Dr.- Ing Bernd Schwarz. An Hand folgender Beispiele sollte der Aufbau eines VHDL Programms erläutert werden. Dabei werden die Hauptbestandsteile Entity, Architecture und Components eines VHDL- Programm näher betrachtet. 11

13 3.1 Entity In der Entity werden die Schnittstellen, eines in VHDL erstellten Funktionsblock nach außen beschrieben. In einem Vergleich mit konventionellen Bauteilen würde Entity den Gehäuse-Typ mit all seinen Ein- und Ausgängen darstellen. Um die Anschlüsse innerhalb der Entity zu deklarieren verwendet man die port-anweisung. Dabei ist der Portname für einzelne Bestandsteile frei wählbar. Bei der Zuweisung wird die Richtung und der Typ der Anschlüsse deklariert. Die erlaubten Modi sind dabei: Modi in out Inout Erklärung Anschluss wird als Eingang deklariert. Es kann nur gelesen werden. Anschluss wird als Ausgang deklariert. Es kann nur beschrieben werde. Anschluss wird als Ein- und Ausgang deklariert. Also kann es gelesen und beschrieben werden. Tab. 1 Zuweisungsmodi Entity Hier ein Quellcode Beispiel einer Etity-Zuweisung von einem dreifach ODER: 3.2 Architecture Abb. 5 Etity Beispiel Die Architecture beschreibt das Verhalten der Schaltung. In diesem Funktionsblock wird also die eigentliche Funktion der Schaltung implementiert. Jeder Entity muss mindestens eine Architecture zugeordnet sein. Beim Vergleich zu einem konventionellen Bauteil würde Architecture den Chip darstellen, der sich in dem Gehäuse befindet. Die Portsignale aus der Entity werden entweder beschrieben oder 12

14 gelesen. Das Verhalten hängt von der Richtung ab. Die Signalzuweisung erfolgt von rechts nach links durch den Operator <=. Am obigen Beispiel anknüpfend sehen wir hier, wie Architecture implementiert werden muss, damit der ODER- Gatter sein typisches Verhalten bekommt. Abb. 6 Architecture Beispiel 3.3 Component Components helfen dem Entwickler einen VHDL- Schaltungsentwurf übersichtlich zu gestalten. Außerdem können dadurch bereits bestehende Module in den Schaltungsentwurf eingebunden werden. Das Beispiel auf der nächsten Seite, zeigt den Aufbau einer VHDL-Architecture mit Component, der anhand einer einfachen Gleichung Q=I1 (I2&I3) erläutert wird. Wie man in dem Beispiel sehen kann, wird das vorhandene AND-Modul mit Hilfe des Schlüsselwortes component in das OR- Modul eingebunden. 13

15 Abb. 7 Component Beispiel Anschließen wird das ANDinst erzeugt. In der darauf folgenden port-map-anweisung werden die gewünschten Ein- und Ausgänge verdrahtet. Das Signal qtemp des AND-Gatters ist ein Ausgang und darf deswegen nicht gelesen werden. Darum wird hier das lokale Signal temp angelegt, dass mit qtemp beschrieben wird und dann zurück auf OR-Gatter zurückgeführt wird. Der modulare Aufbau mit Components entspricht der Verdrahtung einzelner ICs mit einander. Dieses Konzept erlaubt es uns auf einfache Weise die bestehenden Funktionalitäten zu erweitern oder zu verändern. 14

16 3.4.UCF Files Beim Erstellen eines neuen Projektes in der Programmiersprache VHDL wird man am Anfang nach dem verwendeten FPGA gefragt, und will man das erstellte Programm nicht nur simulieren sondern auch auf dem FPGA verwenden, ist es erforderlich genau den richtigen FPGA auszuwählen. Denn es kann möglich sein, dass man zwar den FPGA richtig ausgewählt hat, aber in einem falschen Gehäuse, dann funktioniert das Programm nicht ordnungsgemäß. Hat man alles richtig eingestellt und das Programm geschrieben, so muss man noch den.ucf-file erstellen. In den.ucf-dateien User Constraint File wird die Verbindung von logischen Netzen (in- und out-ports im top-level Entity) mit FPGA Pins hergestellt. Außerdem können auch die Timings dargestellt werden. In dem Beispiel wird ein Automotive Spartan-3A DSP der Firma Xilinx verwendet. Folgend sind ein paar Beispiele einer.ucf-file Zuweisung für den Spartan-3A dargestellt. Taktzuweisung Pinzuordnung Pullup/-down Abb. 8.ucf-File Zuweisung 4 Entwurf und Umsetzung von Dual-Phy Hardware Um die Datenübertragung zwischen dem Server auf der Oberfläche und der sich in der Tiefe befindenden Bohrlochsonde sicherzustellen, hat man sich für den Einsatz der Lichtwellenleiter entschieden. Da aber in den FPGA nur Ethernet-Core implementiert wurde, wird der Dual-Phy DP83849IF als Medienkonverter eingesetzt. Um die Funktionalität und Kompatibilität des Dual-Phys mit dem FPGA Chip zu überprüfen, wurde das DP83849IFVS-EVK Demo II Bord benutzt. Das 15

17 Herzstück dieses Boards stellt natürlich das Dual-Phy DP83849IF dar. Außerdem verfügt das Board über unterschiedliche Anschlussmöglichkeiten die abhängig von der Konfiguration des Dual-Phy genutzt werden können. 4.1 Demo II Board Features 1. Einstellbare Phyadressen 2. Zustandsvisualisierung mit LEDs (Betriebsbereitschaft, Link, Geschwindigkeit, Aktivität und Kollision) 3. Einstellbare Modi: Energie Sparmodus, Auto-Negotiation usw. 4. Interrupt Unterstützung 5. 2x RJ-45, FX-Port, JTAG 6. Geringe Versorgungsspannung 3,3V 7. Serielle MII (MDC und MDIO), RMI und SNI Schnittstelle 8. 10BASE-T, 100BASE-TX und 100BASE-FX Unterstützung Abb. 9 Blockschaltbild Demo II Board 16

18 Da das Dual-Phy in der Testphase ausschließlich als Mediakonverter verwendet wurde, haben wir uns dazu entschieden, es hardwaretechnisch zu konfigurieren. Dabei sollte man beim Setzen der Jumper folgende Punkte beachten. PHY ADRESSE[4:1]: Damit wird dem PHY A und PHY B die eindeutige Adresse zugewiesen. Die Zuweisung erfolgt nach dem Prinzip, dass wenn keine Jumper gesetzt sind, hat das PHY A die Adresse <0000_0> und PHY B <0000_1>. Durch Verwendung der Jumper werden den ersten 4 Bits der High und Low Zustand zugewiesen. FX ENABLE: Dieser Jumper schaltet den 100BASE-FX Modus an.(glasfaser Modus) EXTENDER_EN: Dadurch werden die beiden Ports in den Single Clock MII TX und RX Modus versetzt und das ermöglicht die fehlerfrei Kommunikation zwischen den beiden Phys. CLK2MAC_DIS: Der gesetzte Jumper sorgt dafür das CLK2MAC deaktiviert wird. Was zur Folge hat, dass das Phy keinen externen Clock braucht. Als ich den ersten Test in Medienkonverter Modus durchgeführt habe, bin ich auf einen Fehler gestoßen, der mir am Anfang nicht bewusst war. Beim Sender und Empfänger für die Glasfaserleitung habe ich darauf geachtet, dass die beiden den gleichen Stecker (in dem Fall einen SC-Stecker) und die gleiche Lichtwellenlänge (1300nm) besitzen. Es hat sich aber herausgestellt, dass die unterschiedlichen Hersteller unterschiedliche Lesser Typen verwenden und es zu Kommunikationsschwierigkeiten kommen kann. Zum lösen des Problems habe ich den Sender und Empfänger des gleichen Herstellers verwendet. 17

19 4.2 HiTES Dual-PHY Nach dem erfolgreichen Test der Demoboard II Platine als Medienkonverter, habe ich mit der Entwicklung der Dual-PHY Platine für HiTES angefangen. Folgende Voraussetzungen sollte die Platine erfüllen: Kompakte Bauweise Günstige Lage der zu kühlenden Bauelementen wie z.b. DP83849IF, Quarz und Übertrager Zustandsvisualisierung mit Hilfe der LEDs Schaltplan und Platinen Layout wurden mit dem EDA Programm Eagle 5.10, der Firma CadSoft erstellt. Beim Layout Entwurf wurden außerdem die Vorgaben des Herstellers beachtet z.b. Entfernung des Quarzes von dem Dual-PHY oder die Lage der Kondensatoren. Nach der Fertigstellung wurde die Dual-Phy Platine selbstverständlich auf Funktionalität getestet und wird jetzt als Medienkonverter eingesetzt. Auf der nächsten Seite ist der Schaltplan der HiTES Dual-PHY Platine dargestellt. Abb. 10 HiTES Dual-PHY Platine 18

20 Abb. 11 Schaltplan HiTES Dual-PHY 19

21 5 Herstellung von SRAM und QPROFLASH-Platinen 5.1 SRAM Um schnelle und absturzsichere Arbeit des HiTES-Betriebssystems zu gewährleisten, hat man sich für ein externes SRAM IS61WV102416BLL der Firma ISSI entschieden. IS61WV1024BLL ist ein 16Mbit großes, statisches RAM(Random- Access Memory), welches als Automative Version auch bis 125 C arbeiten kann. Des Weiteren besitzt das SRAM sehr niedrigen Versorgungsspannungsbereich der zwischen 1,65V und 3,6V liegt und niedrige Latenzzeiten (bei 2,4V 10ns). Das RAM ist in 16 Blöcken je 1024Kbit organisiert. Für die Ansteuerung des SRAMs stehen folgende Steuerleitungen zu Verfügung: Chip Enable /CH: Wenn das anliegende Signal High ist wird das SRAM in Standby versetzt. Output Enable /OE: Wenn das anliegende Signal High ist, befinden sich die Ausgänge in Tri-State Zustand. Write Enable /WE: Wenn das anliegende Signal Low ist kann das SRAM beschrieben werden. Upper/Lower Byte /UB und /LB: Erlaub das Zugriff zu Datenleitungen 0 bis 7 bzw. 8 bis 15. Abb. 12 SRAM Blockdiagramm 20

22 5.2 QPROFLASH Wie es schon mal erwähnt wurde, müssen die meisten FPGAs bei jedem Powerup die Netzliste von einem externem EEPROM oder Flash laden. Hierfür benutzen wir, die von Firma Xilinx speziell entwickelte In-System Programmable Configuration PROM. Das XQ32P PROM besitzt einen großen thermischen Operationsbereich der zwischen -55 C und +125 C liegt, also auch unseren Anforderungen entspricht. Das 32Mbit großer PROM hat eine Versorgungsspannung von 1,8V und seine I/O Pins sind mit Spannungsbereichen eines FPGA(1,5V bis 3,3V) kompatibel. Zum Beschreiben und Testen seht eine JTAG Schnittstelle zu Verfügung. Der Ladevorgang der Netzliste beginnt entweder automatisch nach dem Powerup oder nach einem Startbefehl, je nachdem wie das EEPROM eingestellt ist. Die Netzliste kann in vier verschiedenen Modi geladen werden: Master Serial, Slave Serial, Master SelectMAP und Slave SelectMAP. Wir haben uns für den Master Serial Modus entschieden, weil er durch sie serielle Schnittstelle platzsparender ist, da weniger Leitungen verlegt werden müssen und die Geschwindigkeit des Bootsvorgangs bei uns keine so große Rolle spielt. Abb. 13 Anschlussdiagramm in Serial Master Modus 21

23 FPGA Master Serial Mode In dem Master Serial Mode wird die Netzliste automatisch von dem XQ32P PROM geladen. Der Ladevorgang verläuft seriell und wird durch den FPGA generierten configuration clock synchronisiert. Dabei werden nur die seriellen Daten-, Takt-, und zwei Steuerleitungen (INIT und DONE) benötigt. Der Bitstrom der über die DIN- Leitung verläuft, fängt bei der Startadresse an, die mit jeder positiven Flanke des CCLK erhöht wird. Die Daten müssen an den FPGA anliegen bevor, die nächste steigende Flanke kommt. Also ist es sehr wichtig, dass die DIN- Leitung zwischen dem FPGA und EEPROM möglichst kurz ist. Hier sind die Anschlusspunkte des XQ32P PROM an das FPGA zusammen gefasst: a) Pin D0 von PROM muss über einen 100 Ohm Widerstand an den Pin DIN von FPGA angeschlossen werden. Die Datenleitung sollte so kurz wie möglich sein. b) CCLK mit einem 4,7 kohm großen Pullup- Wiederstand an CLK anschließen. c) /CEO Ausgang steuert den /CE Eingang des nächsten PROMs (falls vorhanden ) d) OE/RESET Pin wird mit einem Pullup-Widerstand (4,7kOhm) an den INIT_B angeschlossen. Das sorgt dafür, dass der Adressenzähler beim Start auf null gesetzt wird. e) Das /CE wird an das DONE angeschlossen. Ein 330 Ohm großer Pullup- Widerstand sollte vorhanden sein. f) /CF Pin sollte mit PROGRAM_B von dem FPGA verbunden werden. 5.3 CAN-Transceiver Da ich bei erstellen der QPROFLASH-Platine noch Platz hatte, haben wir uns entschieden noch einen CAN-Transceiver für die Testzwecke einzubauen. Wenn man ein Elektrogerät z.b. Sensoren oder Aktoren an der CAN-Kommunikation teilnehmen lassen möchte, benötigt man eine CAN-Schnittstelle. Diese setzt sich aus einem CAN-Kontroller, der in unserem Fall mit FPGA realisiert wird, und einem CAN- Transceiver. Der CAN- Transceiver übernimmt die Ankopplung an den CAN-Bus. 22

24 Als CAN- Transceiver verwenden wir den MAX-3051 der Firma Maxim. Die Datenübertragung von Transceiver zum Bus und zum CAN-Kontroller erfolgt differential. Beim übertragen kann man zwischen den High-Speed- und Slope- Control Modus auswählen. Folgend sind die Schaltpläne der SRAM und QPROFLASH-Platine dargestellt. Abb. 14 Schaltplan der QPROFLASH- und SRAM-Platine 23

25 6 Digital-Kameraboard PhyCAM-S Bei der Auswahl eines geeigneten Kameramoduls hat man sich auf den PhyCAM-S der Firma Phytec mit einem M12-Objektiv festgelegt. Einer der Vorteiler dieser Auswahl ist, dass die Firma Phytec dazu passende Mikrokontrollerboards liefert, auf denen man die grundlegenden Funktionen testen und überprüfen kann. Außerdem bietet das Kameraboard einen LVDS Anschluss(Low Voltage Differential Signal) der notwendig ist um die Kamera in Verbund mit HiTES zu betreiben. Inklusive Spannungsversorgung und Steuersignalen benötigt man für den Anschluss der Kamera nur 8 Adern. Die Parametrierung der Kamera erfolgt über eine I²C Schnittstelle. Diese Eigenschaften bringen mehrere Vorteile mit sich: 1. Durch geringe Anzahl von Kabel kann Platz gespart werden 2. Aufgrund der differentiellen Datenübertragung sind günstige EMV- Eigenschaften gegeben. 3. Durch die Pegelnormierung ist der Austausch von Kameras möglich 6.1 Eigenschaften von LVDS LVDS (Low Voltage Differential Signal) ist ein Schnittstellen-Standard mit dem es möglich ist, die Daten mit bis zu mehreren GBits/s zu übertragen. Seine Hauptmerkmale sind: differentiellen Datenübertragung geringe Spannungspegel Signalerzeugung mit einer konstant Stromquelle Serielle Datenübertragungen Der Spannungshub mit dem die LVDS arbeitet beträgt in der Regel 0,3V. Dabei ist die Differenz der Pegel zweier Adern für den Logikzustand wichtig und nicht der absolute Pegel gegen Masse. Demnach erfolgt ein Übergang von dem High in das Low Zustand mit Umpolen der Leitungen. 24

26 Der absolute Pegel beträgt 1,25 V, während der Pegelunterschied zwischen den beiden Adern lediglich 0,3 V beträgt. Dadurch das die beiden Leitungen wären einer Störungen gleichermaßen beeinträchtig sind ändert sich der differentieller Zustand nicht. Das und das verdrillen der differentiellen Adern paare führt zu den günstigen EMV-Eigenschaften. 6.2 PhyCAM-S Stecker und Format der LVDS Daten PHYCAM-S STECKVERBINDER AUF DER KAMERASEITE Pin Signal I/O Funktion 1 LVDS DATEN P Out Pixeldaten und Synchronsignale 2 LVDS DATEN N Out von der Kamera 3 LVDS CLOCK N Out Master-Clock zu Kamera 4 SDA I/O I²C-Schnittstelle (Data) 5 SCL Out I²C-Schnittstelle (Clock) 6 LVDS CLOCK P Out Master-Clock zu Kamera 7 VCC Out Versorgungsspannung +3,3V 8 GND - Masse Tab. 2 PhyCAM-S Stecker Die Bilddaten werden von dem Kameraboard als 10 Bit breiter Datenstrom geliefert, wobei Bits D0 bis D7 Pixeldaten darstellen und die Bits D8 und D9 die Synchronsignale Line Valid und Frame Valid liefern. 6.3 Master-Clock Implementierung für das Kameramodul Das Kameramodul braucht zum Erzeugen der Bilder mit einer Auflösung von 752H x 480V und einer Framerate von 60fps einen Takt von 26,6 MHz. Da aber unser Spartan-3A DSP 1800 Board nur einen 125MHz Takt besitzt, muss man den Takt mit Hilfe eines DCM (Digital Clock Manager) erzeugen. Um möglichst genauen Master- Clock von 26,6 MHz zu erreichen wird der Takt von dem Development Board mit dem Faktor /14x3 synthetisiert. Das entspricht einer Abweichung von +0,68%, also 26,78 MHz. Damit der DCM stabil funktioniert, wird der Eingangstakt über einen 25

27 Takt-Puffer (CLKIN_IBUFG_INST) geführt. Der Ausgang der DCM wird ebenfalls durch Takt-Puffer (CLK0_BUFG_INST) gepuffert. Wobei der gepufferte Ausgangstakt auf den Eingang CLKFB der DCM rückgekoppelt wird. Der neue Takt wird mit Hilfe der LEDs visualisiert und kann am Pin K19 abgegriffen werden. Folgend ist der VHDL Quellcode zum Erzeugen eines 26,78MHz Taktes dargestellt: Abb. 15 Quellcode: Master-Clock für LVDS Teil 1 26

28 Abb. 16 Quellcode: Master-Clock für LVDS Teil 2 27

29 Abb. 17 Quellcode: Master-Clock für LVDS Teil 3 28

30 Literaturverzeichnis Quelle 1: KIT Karlsruhe Institut für Technologie [Online] Quelle 2: IAI Institut für Angewandte Informatik [Online] Quelle 3: Xilinx Spartan6 FPGA Embedded Kit Datasheet [pdf] Quelle 4: Mikrocontroller.net [Online] Quelle 5: VHDL- Synthese Entwurf digitaler Schaltungen und Systeme von Prof. Dr. Jürgen Reichardt und Prof. Dr.- Ing Bernd Schwarz. ISBN-10: Quelle 6: National Semiconductor DP83849IFVS Demo II Board User Guide [pdf] userguide.pdf PHYTER DUAL Industrial Temperature with Fiber Support (FX) and Flexible Port Switching Dual Port 10/100 Mb/s Ethernet Physical Layer Tranceiver. [pdf] Quelle 7: ISSI 1M x 16 High-Speed asynchronous CMOS STATIC RAM with 3,3V supply [pdf] Quelle 8: Xilinx QPro Extended Temperature Platform Flash In-System Programmable Configuration PROM [pdf] Quelle 9: Frueh, Aaron Entwicklung von Treibern und Benchmarks für TCP/UDP-Verbindungen einer Phy-Chip Anbindung an verschiedene SoC (System on a Chip) Quelle 10: Phytec Messtechnik GmbH PhyCAM-P/PhyCAM-S digital Kamera boards Manual Vorabversion [pdf] Quelle 11: Xilinx ISE Dedign Suite 12.4 Language Templates [Software] 29