Serielle Takt- und Datenübertragung am COMPASS-Experiment

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1 Albert-Ludwigs-Universität Freiburg Fakultät für Mathematik und Physik Physikalisches Institut Prof. Dr. Horst Fischer Serielle Takt- und Datenübertragung am COMPASS-Experiment Wissenschaftliche Arbeit vorgelegt von Maximilian Becker Matrikelnummer Heinrich-von-Stephan-Str Freiburg 28. November 2014

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3 Inhaltsverzeichnis 1 Einleitung 3 2 Theoretische Grundlagen 5 3 COMPASS-II-Experiment Teilchenstrahl Spektrometer Trigger Control System Datennahmesystem RICH-Detektor-Upgrade Cherenkov-Strahlung RICH-Detektor am COMPASS und das geplante Upgrade Aragorn-Auslesekarten Technologische Grundlagen FPGAs PLLs Serielle Datenübertragung Transceiver Clock Data Recovery b/10b-Kodierung und Commaalignment Jitter und Phasenrauschen Test-Setup GANDALF-Modul und Arwen-Mezzanine-Karten AC701-Evaluation Board SFP-Transceiver Mezzanine-Karte mit CXP-Transceiver LMK04906-Evaluation Board Vorgenommene Änderungen am LMK04906-Evaluation Board ML506-Evaluation Board ML506 als Aragorn-Slave-Karte Referenztakt für die Transceiver auf dem AC

4 Inhaltsverzeichnis 7 Konfiguration des Artix-7-GTP-Transceivers Transceiver Quads, Common-Modul und Channels Receiver Transmitter Datenweg im FPGA Taktung Taktung des Receivers Taktübergang zwischen Receiver und Transmitter Commaalignment und 8b/10b-Kodierung durch Link Logic-Modul Reset-Architektur Konfiguration des LMK04906-Jitter Cleaners Externer VCXO Loop Filter Weitere Einstellungen Digital Lock Detect Synchronisierung der Ausgangssignale Messungen und Auswertung Jittermessungen Jitter und Phasenrauschen der RecClk vom AC Jitter und Phasenrauschen der OutClk vom LMK Störfrequenzen auf den Taktsignalen Latenzmessungen Latenz zwischen GANDALF und AC Latenz zwischen AC701 und ML Zusammenfassung 63 2

5 1 Einleitung Am COMPASS-II-Experiment am CERN in Genf wird die Spinstruktur von Nukleonen untersucht. Dazu werden Streuexperimente mit einem hochenergetischen Teilchenstrahl durchgeführt. Der Kern des Experiments ist ein Spektrometer zum Nachweis der gestreuten Teilchen, das aus mehreren kleineren Detektoren besteht, die jeweils unterschiedliche Aufgaben erfüllen. Zur Identifikation der Hadronen wird ein ringabbildender Cherenkov-Detektor (RICH) benutzt, der die Cherenkov-Strahlung von Teilchen detektiert, die durch das Gas in der Detektorkammer fliegen. Für den RICH ist ein Upgrade geplant, bei dem Teile der Photonendetektoren ausgetauscht werden sollen. Im Rahmen der Entwicklung der Ausleseelektronik für die neuen Detektorbestandteile wurde diese Arbeit angefertigt. Zentraler Bestandteil der neuen Ausleseelektronik sollen die sogenannten Aragorn-Karten sein, auf denen vier Artix-7-TDC-FPGAs verbaut werden, um die Zeitpunkte der Detektorsignale bestimmen, und ein weiterer Artix-7-FGPA zur Organisation des Datenstroms. Letzterer muss auch das sogenannte TCS-Signal, das das Referenztaktsignal für die TDCs sowie die Triggersignale beinhaltet, die zur späteren Zuordnung und Interpretation der Messwerte benötigt werden, an die TDC-FPGAs verteilen. Die Aragorn-Karten sollen im Master-Slave-Prinzip hintereinandergeschaltet werden, wobei eine Master-Karte einerseits mit jeweils fünf Slave-Karten verbunden ist und andererseits mit dem GANDALF-Modul, das der Master-Karte das TCS-Signal liefert und die gemessenen Daten weiterverarbeitet. Die Datenübertragung zwischen GANDALF und Aragorn, sowie zwischen Master und Slave erfolgt seriell über Glasfaserkabel mittels optischer SFP- und CXP-Transceiver, die auf der Aragorn-Karte installiert sind und direkt mit den Transceiverkanälen des Daten-FPGAs verbunden sind. Damit die Messwerte im Nachhinein richtig interpretiert werden können, ist es essentiell, dass die Übertragung des TCS-Signals vom GANDALF-Modul zur Master-Karte und weiter zur Slave-Karte immer gleich lange dauert. Aufgabe dieser Arbeit war es, die Transceiver-Blöcke im Daten-FPGA so zu konfigurieren, dass dies gewährleistet ist. Besonderes Augenmerk lag dabei auf der Taktung des Transceivers. Aus den empfangenen seriellen Daten kann der Transceiver ein Taktsignal rekonstruieren, das die gleiche Frequenz hat wie das Taktsignal, mit dem die Daten verschickt werden. Auf der Master- Karte soll dieses Taktsignal zur weiteren Übertragung der Daten an die Slave-Karten verwendet werden. Aufgrund eines zu hohen Jitters (Schwankung der Phasenlage) kann 3

6 1 Einleitung es jedoch nicht direkt auf die Takteingänge des Transmitters gegeben werden, sondern muss zunächst gesäubert werden. Diese Aufgabe soll der LMK04906-Jitter Cleaner-Chip übernehmen, der ebenfalls auf den Aragorn-Karten verbaut werden soll, und dessen Konfiguration einen Teil dieser Arbeit ausgemacht hat. Dabei war es entscheidend, dass Eingangs- und Ausgangssignal nach jedem Neustart die gleiche Phasenbeziehung haben, da es sonst zu Latenzveränderungen bei der Datenübertragung kommen könnte. In Kapitel 2 wird zunächst auf die teilchenphysikalischen Grundlagen der Experimente am COMPASS eingegangen. In Kapitel 3 wird das COMPASS-II-Experiment im Allgemeinen und in Kapitel 4 der RICH-Detektor und dessen Upgrade im Speziellen erklärt. Die technologischen Grundlagen zu FPGAs und serieller Datenübertragung finden sich in Kapitel 5. In Kapitel 6 wird die für die Tests verwendete Hardware und deren Zusammenschaltung erklärt. Kapitel 7 und 8 enthalten die Beschreibung der Konfiguration des Transceivers und des Jitter Cleaners. Die Beschreibung und Auswertung der durchgeführten Messungen des Jitters der Taktsignale und der Latenz des seriellen Datensignals findet sich in Kapitel 9, die Zusammenfassung der Ergebnisse in Kapitel 10. 4

7 2 Theoretische Grundlagen Laut dem Standardmodell der Teilchenphysik ist alle uns umgebende Materie aus Hadronen und Leptonen aufgebaut. Leptonen wie zum Beispiel das Elektron sind Elementarteilchen, Hadronen setzen sich dagegen aus kleineren Bestandteilen zusammen, den sogenannten Quarks. Unter anderem zählen die Nukleonen (Protonen und Neutronen), aus denen Atomkerne bestehen, zu den Hadronen. Der Spin von Nukleonen beträgt 1 2 (in Einheiten von ). Spin bezeichnet eine intrinsische Teilcheneigenschaft, die mit einem magnetischen Moment verknüpft ist und wegen ihrer Transformationseigenschaften häufig analog zu einem Drehimpuls behandelt wird, die jedoch nicht immer durch eine mechanische Drehbewegung hervorgerufen wird. Neben den erwähnten drei Quarks (Valenzquarks) die die Teilcheneigenschaften prägen, befinden sich im Nukleon auch noch Quark-Antiquark-Paare (Seequarks) und Gluonen, die Austauschteilchen der starken Wechselwirkung. Man nimmt an, dass der Spin des Nukleons sich aus den Spins seiner Konstituenten zusammensetzt [1]: 1 2 = J q + J g = 1 2 Σ + G + L q + L g. Σ bezeichnet die Spinbeiträge aller Quarks und Antiquarks und G die Spinbeiträge der Gluonen. Vor Σ steht 1, da Quarks wie Nukleonen Spin- 1 -Teilchen sind. Gluonen 2 2 haben dagegen Spin 1. Weiter bezeichnen L q und L g die Beiträge des Bahndrehimpulses von Quarks und Gluonen. Aus bisherigen Messungen ist bekannt, dass Σ 0, 3 und G 0, 2 [2]. L q und L g sind dagegen unbekannt. Die Gesamtdrehimpulse J q und J g lassen sich über die generalisierten Parton-Verteilungen (GPDs) berechnen, die am COMPASS-II-Experiment gemessen werden sollen. Den experimentellen Zugang dazu liefert die tief-virtuelle Comptonstreuung (DVCS) [3]. 5

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9 3 COMPASS-II-Experiment Das COMPASS-II-Experiment ist ein Hochenergie-Experiment am CERN in Genf, bei dem ein Myon- oder Hadron-Strahl an ruhenden Protonen oder Neutronen gestreut wird. Seit 2002 werden dort Messungen zur Spinstruktur des Nukleons durchgeführt wurde sich für eine Erweiterung des Projekts entschieden, die unter anderem die Messung von tief-inelastischer Comptonstreuung möglich macht. 3.1 Teilchenstrahl Das COMPASS-II-Experiment bezieht seinen Teilchenstrahl indirekt vom Super Proton Synchronton (SPS), das Protonen mit einer Energie von bis zu 450 GeV liefert. Die Protonen werden auf ein Beryllium-Target (T6) geleitet, wo Pionen und Kaonen entstehen, die auf einem 650 m langen Weg in Myonen zerfallen (siehe Abbildung 3.1). Wenn ein reiner Myon-Strahl verwendet werden soll, werden noch vorhandene Hadronen daraufhin absorbiert und der verbleibende Myon-Strahl zum COMPASS geleitet. Abbildung 3.1: Schematische Darstellung der Strahlführung [4]. Der Protonenstrahl vom SPS steht nicht die ganze Zeit zur Verfügung, sondern wird in konstanten Abständen ausgekoppelt. Die sogenannte on-spill-phase, in der der Strahl am COMPASS ankommt, betrug während der DVCS-Messungen ,6 s und die offspill-phase 38,4 s [5]. 7

10 3 COMPASS-II-Experiment 3.2 Spektrometer Zur Detektion der Teilchen, die bei der Kollision der Myonen des Strahls mit den Nukleonen im Traget entstehen, wird ein etwa 50 m langes Spektrometer verwendet, das in Abbildung 3.2 gezeigt ist. Es besteht aus zwei Stufen, einer, die größere Winkelbereiche abdeckt (Large Angle Spectrometer, LAS), und einer für kleinere Winkelbereiche (Small Angle Spectrometer, SAS). MF3 MF2 SAS HCAL2 ECAL2 W45 Straws SM2 SM1 MF1 HCAL1 ECAL1 RICH LAS µ CAMERA Abbildung 13: Computermodell des COMPASS-II Spektrometer wie zur Simulation in [28] verwendet. Abbildung 3.2: Schematische Darstellung des COMPASS-II-Spektrometers (Stand 1012) [6]. Jede der beiden Stufen ist aus mehreren verschiedenen Detektoren aufgebaut. Für die Energiemessung stehen elektronische (ECAL) und hadronische (HCAL) Kalorimeter 31 8

11 3.3 Trigger Control System zur Verfügung. Der Impuls wird über die Ablenkung der Teilchenspur im Magnetfeld der Dipolmagneten SM1 und SM2 gemessen. Die Spur wird wiederum mit Hilfe von Tracking-Detektoren vermessen. Zur Identifikation von Hadronen wird ein ringabbildender Cherenkov-Detektor (RICH) verwendet, im Rahmen von dessen geplantem Upgrade diese Arbeit angesiedelt ist, und der deshalb in Kapitel 4 genauer erklärt wird. 3.3 Trigger Control System Da während der on-spill-phase in der Ausleseelektronik der Detektoren mehr Daten anfallen, als verarbeitet werden können, werden die Daten durch ein Triggersystem selektiert. Dazu werden die Messwerte bestimmter Detektoren nach interessanten Ereignissen durchsucht und ein Triggersignal generiert, das die Auslese des gesamten Spektrometers steuert. Die Triggersignale werden durch das sogenannte Trigger Control System (TCS) über Glasfaserkabel verteilt. Neben dem Triggersignal überträgt das TCS auch ein gemeinsames Taktsignal an alle Messmodule des Experiments, aus dem diese ihre internen Taktsignale generieren. Außerdem werden eine Spill- und eine Event-Nummer übertragen, damit die Messwerte im Nachhinein dem richtigen Ereignis zugeordnet werden können. Für die spätere Auswertung der Spektrometerdaten ist es entscheidend, dass die Übertragungszeit des TCS-Signals auf allen Wegen konstant ist und dass alle abgeleiteten Taktsignale synchron sind. Aufgabe dieser Arbeit war die Sicherstellung der fixen Latenz für die neue Ausleseelektronik, die am RICH installiert werden soll. Das TCS-Taktsignal am COMPASS hat eine Frequenz von 38,88 MHz, die TCS-Daten werden jedoch mit 155,52 Mb/s kodiert [7], weshalb die Referenzfrequenz für alle Transceiver in dieser Arbeit 155,52 MHz ist. 3.4 Datennahmesystem Die am Detektor anfallenden Daten werden von einem modularen Datenaufnahmesystem verarbeitet, das in Abbildung 3.3 zu sehen ist. Die analogen Detektorsignale werden entweder von Analog-Digital-Wandlern (ADCs) oder Schwellendiskriminatoren digitalisiert. Die Schwellendiskriminatoren fungieren zusammen mit Time-to-Digital- Convertern (TDCs) zur Zeitmessung oder mit Scalern zur Ratenaufzeichnung. Weiter werden die Daten durch Auslesemodule gebündelt und über ein optisches Netzwerk (S- Link) an einen Computer geschickt, auf dem sie lokal gespeichert werden, bevor sie zur 9

12 Um die enorme Datenmenge, die bei COMPASS-II anfällt, verarbeiten zu können ist ein modulares und erweiterbares System im Einsatz. In Abbildung 14 ist eine Übersicht des Systems dargestellt. Die an den Detektoren anfallenden elektrischen Signale werden zuerst durch die Ausleseelektronik digitalisiert. Die Ausleseelektronik ist dem jeweiligen Detektor angepasst. Zeitpunkte werden mit TDC 17 -Modulen 3und COMPASS-II-Experiment vorgeschalteten Schwellen-Diskriminatoren gemessen. Raten werden mit einer Kombination von Schwellen-Diskriminator und Scaler 18 -Modulen gezählt. Die analogen Signale werden teilweise auch direkt mittels ADC 19 -Modulen digitalisiert. Den zentralen unterschiedlichen Datennahme Auslesemodulen (CDR) auf dem ist CERN-Gelände gemein, dass allegeschickt mit demwerden. COMPASS-TCS Allen Auslesemodulen Signal versorgt ist gemein, werden. dass sie mit dem oben beschriebenen TCS-Signal versorgt 20 - werden channels Micromegas, Straws, DCs, MWPCs, MWs, RICH, Calorimeter Hodoscopes, SciFis, BMS RICH THGEM, DCs, SciFis CAMERA, SciFis Silicons, GEMs Calorimeter 1400 Detector Frontends F1-TDC, RICH Discriminator Discriminator Analog, Discriminator APV25 SADC 20 m, 40 MB/s/link 140 Readout Modules TCS CATCH TCS CATCH TDC TCS GANDALF M1-TDC TCS GANDALF AMC TCS GeSiCA TCS Hot GeSiCA 64 optical S-Links SMUX SMUX MUX-TIGER MUX-TIGER TCS TCS 150 m, MB/s/link 64 Readoutbuffer 16 PCs MB Spillbuffer/PC 10 m, 100 MB/s/link Gigabit Ethernet Network 32 port Switch 5 km, 70 MB/s Eventbuilding & Recording Eventbuilder and Filter CDR / CASTOR Abbildung 14: Übersicht des COMPASS-Datennahmesystems mit Geschwindigkeitsangaben Abbildung 3.3: Schematische Darstellung der einzelnen des Verbindungen. Datenaufnahmesystems (Stand Ende 2013) [8]. Die Datenausgabe aus den Elektronikmodulen geschieht über HOLA 21 - oder Als Auslesemodul ODIN 22 für die neuen Photonendetektoren am RICH-Detektor soll das sogenannte GANDALF (Generic Advanced Numerical Device for Analytic and Logic Functions)- -Karten (Kapitel bzw ), die über Glasfaserkabel mit entsprechenden Gegenstellen in sogenannten Readout Buffer (ROB)-Computern verbunden Modul verwendet werden, das verschiedene Aufgaben übernehmen kann (siehe Abschnitt 6.1). Wie in Abbildung 3.3 dargestellt, fungierte es bisher als TDC und als 17 Time-to-Digital-Converter ADC 18 Zähler, fürder denbeim CAMERA-Detektor. Auslesen zurücksetzt. Nach dem geplanten RICH-Upgrade soll die Zeitmessung 19 Analog-to-Digital-Converter auf den neuen Aragorn-Auslesekarten stattfinden, die zwischen den analogen Teil 20 Trigger der Photonendetektoren and Control System und den GANDALF geschaltet werden (siehe Abschnitt 4.3). 21 High-speed Das GANDALF-Modul Optical Link for Atlas gibt die Daten ans TIGER (Trigger Implementation for GANDALF 22 Optical Dual Electronic G-LINK S-LINK Readout)-Modul Interface weiter, wo sie noch einmal gebündelt und über Glasfaserkabel weitergeschickt werden

13 4 RICH-Detektor-Upgrade Wie in Kapitel 3 beschrieben wird am COMPASS-II-Experiment ein ringabbildender Cherenkov-Detektor (RICH) zur Identifizierung von Hadronen verwendet. Teile des RICH- Detektors sollen bald erneuert werden und im Rahmen dieses Upgrades ist die vorliegende Arbeit angesiedelt. Im Folgenden wird zunächst die Funktionsweise eines RICH- Detektors, dann der konkrete Aufbau am COMPASS und im Anschluss das geplante Upgrade erläutert. 4.1 Cherenkov-Strahlung Fliegt ein geladenes Teilchen durch ein elektrisch isolierendes Medium, polarisiert es im Vorbeiflug die Atome des Mediums. Diese strahlen daraufhin elektromagnetische Wellen ab, die sich abhängig vom Verhältnis der Teilchengeschwindigkeit v und der Phasengeschwindigkeit des Lichts im Medium c überlagern, wobei n der Brechungsindex des n Mediums ist. Für v < c findet destruktive Interferenz und keine nennenswerte Lichtemission statt; für v > c können sich dagegen die Teilwellen unter einem bestimmten Winkel n n φ ch zur Teilchenflugrichtung überlagern, so dass in dieser Richtung Licht abgestrahlt wird [9]. Es gilt: cos φ ch = 1 nβ mit β = v c. 4.2 RICH-Detektor am COMPASS und das geplante Upgrade Im RICH-Detektor werden die Lichtkegel der Cherenkov-Strahlung von sphärischen Spieglen als Lichtringe auf Photonendetektoren geworfen (siehe Abbildung 4.1). Aus dem Durchmesser können die Winkel φ ch der Cherenkov-Strahlung der durchfliegenden Hadronen bestimmt werden. Zusammen mit dem Impuls, der aus anderen Messwerten des Spektrometers bekannt ist, kann die Masse der Teilchen berechnet werden und so zwischen Pionen, Kaonen und Protonen unterschieden werden. 11

14 4 RICH-Detektor-Upgrade Die Kammer des Detektors ist mit dem Radiatorgas C 4 F 10 gefüllt, das das optische Medium bildet und einen Brechungsindex von n = 1,0015 besitzt [10]. Wie in Abbildung 4.2 zu sehen, sind die Photonendetektoren jeweils in acht Parzellen eingeteilt. Die beiden zentralen Parzellen, auf denen die meisten Photonen auftreffen, sind mit Multi-Anode PhotoMultiplier Tubes (MAPMTs) bestückt, der äußere Bereich bislang mit Multi-Wire Proportional Chambers (MWPCs). Da die MWPCs sehr lange Erholungszeiten ( 1d) nach einer Detektorentladung benötigen und eine geringe, mit der Zeit nachlassende Quanteneffizienz ARTICLE haben, sollen IN PRESS sie durch Thick Gas Electron Multiplier (THGEM)-Detektoren P. Abbon al. / Nuclearersetzt Instruments werden and[11]. Methods in Physics Research A 577 (2007) Side View 6.6 m Photon detectors Incoming Particel Beam Pipe Photon Detectors Gas Radiator C 4 F 10 UV Mirrors Beam beam mirror wall 5.3 m 3.3 m Fig. 34. COMPASS RICH-1: principle and artistic view. Abbildung 4.1: Schematische Darstellung des RICH-1-Detektors [10]. tor gas transparent Abbildung in the 4.3VUV zeigt die domain, geplante Ausleseelektronik fills the für die THGEM-Detektoren. An jeder 1 l with the radiator THGEM-Kammer gas and recovers sollen it 24 in analoge the storage Auslesekarten mit jeweils 96 Kanälen zur Verstärkung und Diskrimierung der Signale angebracht werden. Je vier der analogen Karten. sollen mit einer sogenannten Aragorn-Auslesekarte verbunden werden. e gas in the vessel must be kept in well controlled ve pressure conditions in order to avoid damages to wo thin vessel walls in the acceptance region, and to mechanical deformation 4.3 Aragorn-Auslesekarten 0.5 of the vessel itself, which e transferred to the mirror wall. The vessel pressure is constant within 1Wie Pa over in Abbildung months4.3 of operation, zu sehen, sollen whiledie Aragorn-Karten sternförmig zusammenge- variations werden, are an so dass order je fünf of magnitude Slave-Karten mit einer Master-Karte verbunden sind und aximum allowedschaltet r. diese wiederum mit der weiteren Ausleseelektronik. Das ist möglich, da die verwendeteten optischen in thetransceiver light wavelength für weit region höhere als die anfallenden 0 Datenraten ausgelegt sind. e radiator transparency een 160 and 200 nm is essential for RICH-1 operation, influences directly the number of photons observed per The commercially 12 available C 4 F 10 material is fully ue in the VUV domain, as it contains VUV absorbing rities [60]; a cleaning procedure is then mandatory e the insertion of the gas in the RICH vessel. Cleaning een performed in liquid phase up to year 2001 and in RICH-1 mirror system Transmission Measured Trans All O ppm H 2 O ppm Rayleigh Scatte Wavelength (nm) Fig. 35. Typical UV light transmission through 1.87 m measured online during data taking (crosses). The solid cu data. The main contributions to the UV light absorption

15 4.3 Aragorn-Auslesekarten COMPASS RICH Upgrade MWPC to be replaced by THG QE challenged by aging Moderate effective gain (~ Slow signals (~100 ns) Long detector trip recovery Abbildung 4.2: RICH-1-Detektor Hadron PID mit from den 3 MWPC-Photonendetektoren, to 50 GeV/c die beim Upgrade durch PD's THGEM-Detektoren active area ~ 6 m 2 ersetzt werden sollen [11]. 60x60 cm 2 THGEM chamb (2304 channel) Acceptance: H: 500 mrad V: 400 mrad Im äußeren Bereich des RICH fallen nur etwa 46 MB/s (also 368 Mb/s) pro THGEM- Kammer an, während die Transceiver mit einer Datenrate von 3,1104 Gb/s betrieben werden. Der geplante Aufbau einer einzelnen Aragorn-Karte ist in Abbildung 4.4 gezeigt. Auf einer Aragorn-Karte sind vier TDC-FPGAs verbaut, die aus den dismkrimierten Signalen der analogen Auslesekarten die Zeitpunkte der Photonendetektion extrahieren. Die TDCs sind mit einem weiteren FPGA (Data Merger) verbunden, der einerseits die gemessenen Daten entgegennimmt und andererseits das TCS-Signal (siehe Abschnitt 3.3) an die TDCs weiterleitet. Alle FPGAs sind Artix-7-FPGAs der Firma Xilinx, jedoch werden für die TDCs und den Data Merger verschiedene Packages verwendet. Jede Aragorn-Karte beinhaltet desweiteren zwei optische Transceiver. Zur Verbindung mit dem GANDALF-Modul, das die Daten weiterverarbeitet und das TCS-Signal liefert (siehe Abschnitt 3.4), bzw. der Master-Karte wird ein SFP+-Transceiver verwendet, an den zwei optische Fasern angeschlossen werden, je eine zum Senden und Empfangen. An den CXP-Transceiver können bis zu zwölf Doppelfasern angeschlossen werden [12]. Beide Transceiver sind für Datenraten bis zu 10 Gb/s ausgelegt. Auf der Master- Karte werden mit dem CXP-Transceiver die Daten zu/von den Slave-Karten übertragen/empfangen. Für die Verbindung wird ein MPO-LC-Fanout-Kabel verwendet (siehe 13

16 Schematic THGEM Readout RICH-MAPMT: ~1 MHz (max), ~130 khz (mean) per channel Expected 46 MB/s per THGEM (60x60 cm 2 ) 4 RICH-Detektor-Upgrade Merge data of several FE Time-to-Digital Converter Abbildung 4.3: Geplante Ausleseelektronik für die THGEM-Detektoren [11]. Abbildung 6.5). Bis zu acht Aragorn-Master-Karten sollen per Glasfaser an einen mit optischen Mezzanine-Karten bestückten GANDALF angeschlossen werden. Für die korrekte Zeitmessung der TDCs ist es entscheidend, dass die Übertragungszeit des TCS-Signals immer genau gleich lang ist. Dazu müssen die sogenannten GTP- Transceiver im Data Merger-FPGA entsprechend konfiguriert werden. Die fixe Latenz bei der Übertragung des TCS-Signals mit dem GANDALF wurde bereits von Tobias Grussenmeyer gezeigt [8]. In der Abbildung nicht zu sehen ist der LMK04906-Jitter Cleaner-Chip von Texas Instruments, der ebenfalls auf der Karte installiert werden soll, um das Referenztaktsignal für die GTP-Transceiver des Data Merger-FPGAs zu säubern. Seine Konfiguration wird in Kapitel 8 beschrieben. 14

17 SFP+ 4.3 Aragorn-Auslesekarten zu den Slave-Karten TDC-FPGAs XC7A200T FBG484 XC7A200T FBG484 Data Merger XC7A200T FBG676 XC7A200T FBG484 XC7A200T FBG484 Slots für analoge Auslesekarten zu den Master-Karten/ zum GANDALF Abbildung 4.4: Schematische Darstellung der geplanten Aragorn-Auslesekarte. Blau eingezeichnet ist der Weg des TCS-Signals, gelb der Weg der gemessenen Daten [11]. 15

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19 5 Technologische Grundlagen 5.1 FPGAs Ein FPGA (Field Programmable Gate Array) ist ein progammierbarer, integrierter Schaltkreis. Er besteht aus Logikblöcken und Input/Output-Blöcken, die über eine Schaltmatrix miteinander verbunden sind (siehe Abbildung 5.1). Programmiert werden können sowohl die einzelnen Blöcke, als auch die Schaltmatrix. Abbildung 5.1: Schematischer Aufbau eines FPGAs [13]. Durch ihre Programmierbarkeit unterscheiden sich FPGAs von ASICs (Application- Specific Integrated Circuits), deren Funktion bereits fest vorgegeben ist. Von Prozessoren unterscheiden sich FPGAs durch die Art ihrer Programmierbarkeit: Beim Prozessor gibt das Programm einen zeitlichen Ablauf vor, während beim FPGA auch eine räumliche Verschaltung der Logikblöcke vorgegeben wird. Unter den integrierten Schaltkreisen sind FPGAs am nächsten mit CPLDs (Complex Programmable Logic Devices) verwandt, die 17

20 5 Technologische Grundlagen ebenfalls aus verschaltbaren Logikblöcken bestehen, allerdings aus weniger und größeren. Bei CPLDs können Signaldurchlaufzeiten exakt bestimmt werden, jedoch sind sie weniger flexibel konfigurierbar als FPGAs [14]. Die Funktionszuweisung wird im FPGA herkömmlicherweise über SRAM (Static Random- Access Memory)-Zellen realisiert, wodurch der FPGA beliebig oft programmiert werden kann. Die Logikblöcke bestehen aus Lookup Tabellen (LUTs), Multiplexern, Logik- Gattern und Output-Registern, wobei der genaue Aufbau variieren kann. Im hier verwendeten Xilinx Artix-7 FPGA besitzt ein Logikblock vier LUTs, die über Multiplexer und XOR-Gatter verschaltet und mit den Output-Registern verbunden sind. Genauso variiert die Anzahl der Eingänge pro LUT, im Artix-7 sind es sechs. Die einzelnen LUTs besitzen SRAM-Zellen, in denen die gewünschte Wahrheitstabelle hinterlegt werden kann. Die Verschaltung der Logikblöcke untereinander wird ebenfalls über SRAM-Zellen gesteuert. Der verwendete Artix-7 (xc7a200tfbg676-2) beinhaltet Logikblöcke [15]. Die Input/Output-Blöcke des FPGAs dienen zur Verbingung der Schaltmatrix mit der Außenwelt. Außer den genannten Blöcken und der Schaltmatrix beinhaltet ein FPGA gewöhnlich noch weitere Komponenten: Clock Buffer, mit denen der Takt im FPGA verteilt wird, PLLs (siehe unten) oder Block RAM-Zellen. Der für diese Arbeit zentrale GTP Transceiver ist im Artix-7 ebenfalls als feste Komponente integriert. Zur Festlegung der Funktion eines FPGAs benutzt man eine sogenannte Hardware Description Language (HDL), mit der man das zeitliche Verhalten und die Schaltkreisstruktur textbasiert beschreiben kann. Die am häufigsten verwendeten HDLs sind VHDL (Very High Speed Integrated Circuit Hardware Description Language) und Verilog. Für die Programmierung der FPGAs im Rahmen dieser Arbeit wurde VHDL verwendet. 5.2 PLLs Eine PLL (Phase Locked Loop) ist eine elektrische Schaltung, die mit Hilfe eines Oszillators veränderbarer Frequenz ein Signal ausgibt, das eine feste Frequenz- und Phasenbeziehung zum Eingangssignal hat. Im Rahmen dieser Arbeit werden PLLs zur Multiplikation und Säuberung von Taktsignalen benötigt. Die zentralen Bestandteile einer PLL sind ein Phase Frequency Detector (PFD), ein Loop Filter und ein Voltage Controlled Oscillator (VCO), ergänzt durch Frequenzteiler und eine Charge Pump (siehe Abbildung 5.2). Der PFD vergleicht die Phase des Eingangssignals mit dem rückgekoppelten Signal des VCO und gibt ein zum Phasenfehler proportionales Spannungssignal aus, welches von der Charge Pump verstärkt und vom 18

21 PLL1 RX Clock Dividers RX PMA RX PCS UG482_c2_09_ Figure 2-9: Internal Clocking Architecture 5.3 Serielle Datenübertragung The PLL input clock selection is described in Reference Clock Selection and Distribution, Loop pagefilter 27. The geglättet PLL outputs wird feed [16]. the Mit TX dem and Ausgangssignal RX clock divider des blocks, Loopwhich Filters control wird the die Frequenz generation des VCO of serial gesteuert. and parallel Wennclocks die beiden used by Signalfrequenzen the PMA and PCS amblocks. PFD übereinstimmen, ist Figure die PLL 2-10 illustrates gelockt. Eingangs- a conceptual und view Rückkopplungssignal of the PLL architecture. können The input mit Frequenzteilern clock can be manipuliert divided by a werden, factor of som dass before sich feeding ein rationales into the phase Frequenzverhältnis frequency detector. von The Eingangs- feedback und Ausgangssignal dividers N1 and herstellen N2 determine lässt. the VCO multiplication ratio and the PLL output frequency. A lock indicator block compares the frequencies of the reference clock and the VCO feedback clock to determine if a frequency lock has been achieved. X-Ref Target - Figure 2-10 PLL CLKIN / M Phase Frequency Detector Lock Indicator Charge Pump Loop Filter VCO PLL LOCKED PLL CLKOUT / N2 / N1 UG482_c2_10_ Figure 2-10: PLL Block Diagram Abbildung 5.2: Schematischer Aufbau einer PLL [17]. The PLL has a nominal operating range between 1.6 GHz to 3.3 GHz. The 7 Series FPGAs Transceivers Wizard chooses the appropriate PLL settings based on application requirements. Die Equation Bandbreite 2-1 shows des how Loopto Filters determine entscheidet, the PLL output wie viele frequency möglicherweise (GHz). störende Frequenzanteile des Eingangssignals bei der Steuerung des VCO berücksichtigt werden. Eine zu kleine Bandbreite N1 N2 f kann PLLClkout = dief Funktion PLLClkin der PLL beeinträchtigen. Equation 2-1 M Equation 2-2 shows how to determine the line rate (Gb/s). D represents the value of the TX or RX clock divider block in the channel. f PLLClkout 2 f LineRate = D 5.3 Serielle Datenübertragung Equation 2-2 Für digitale Datenübertragung gibt es prinzipiell zwei Möglichkeiten: Parallel und seriell. Parallele Übertragung bedeutet, dass man n Bits über n Leitungen schickt, also über einen Datenbus mit Breite n; seriell, dass man die n Bits nacheinander schickt. Um die gleiche Menge an Daten zu übertragen, muss für serielle Übertragung die Bitrate n mal so hoch sein wie für parallele. Trotzdem hat sich gezeigt, dass serielle Übertragung in vielen Fällen praktischer ist, da weniger Leitungen notwendig sind, weswegen sie s GTP Transceivers heute häufig User der Guide parallelenwww.xilinx.com Übertragung vorgezogen wird. Mit aktueller Technik können 37 Send Feedback pril 3, 2014Übertragungsraten von bis zu 10 Gb/s erreicht werden [18], im Rahmen dieser Arbeit wird mit 3,1104 Gb/s gearbeitet. 19

22 5 Technologische Grundlagen Transceiver HIGH-SPEED SERIAL I/O MADE SIMPLE Der rudimentäre Aufbau einer seriellen Sender-/Empfängereinheit, genannt Serial Transceiver (Transmitter/Receiver), ist in Abbildung 5.3 zu sehen. An Receiver (RX) und SERDES Transmitter (TX) ist von außen jeweils eine differentielle Datenleitung angeschlossen. Ein Clock Manager verteilt das von einem Oszillator kommende Taktsignal an Serializer History undof Deserializer. SERDES Der and Deserializer, CDR auch SIPO (Serial In Parallel Out) genannt, tastet Serial-to-parallel den seriellen and Datenstrom parallel-to-serial ab undconversions parallelisiert have ihn, been der a Serializer part of I/O (PISO, design Parallel from the In Serial idea Out) of serialisiert recovering diea parallelen clock, or locking Daten, die a clock verschickt to an incoming werden sollen. stream. Wegen So der why hohen has the SERbeginning. So has the DES suddenly Taktrate become ist fürso das important? Versenden ein sehr sauberes Taktsignal von Nöten, was im Rahmen dieser Arbeit eine große Rolle spielt. tx Line interface Serializer OSC Clock Manager Encoding/ Decoding Transmit and Receiver buffers/fifo Alignment Rx Line interface Deserializer Abbildung 5.3: FIGURE Schematischer 3-1: SERDES Aufbau eines Block seriellen Diagram Transceivers [18]. As integrated circuit (IC) geometry grew smaller and maximum toggle rate (Fmax) increased, the need for I/O bandwidth Clock Data exploded. Recovery In fact, some developments allowed for I/O frequency even faster than Fmax. Auf Receiver-Seite kann aus den empfangenen ein Taktsignal zurückgewonnen werden Fmax: Maximum (Clock toggle Data rate Recovery), of a flip-flop dasin mit a given dertechnology Frequenzor übereinstimmt, part. mit der der Datenstom generiert wurde [18]. Das hat den Vorteil, dass der Takt nicht parallel zu den Daten mitgeschickt werden muss. Außerdem wird der SIPO mit diesem Taktsignal betrieben. Beim Einschalten des Receivers benötigt die Clock Data Recovery ein Referenztaktsignal 20

23 Optionally, the line encoding scheme may also provide for implementation of clock correction, block synchronization and channel bonding, and division of the bandwidth into sub-channels. There are two main line encoding schemes value lookup schemes and self-modifying streams, or scramblers. 8b/10b Encoding/Decoding 5.3 Serielle Datenübertragung The 8b/10b encoding scheme was developed by IBM and has been widely adapted. It is the encoding scheme used in Infiniband, Gigabit Ethernet, FiberChannel, and the XAUI interface to 10 Gigabit mit Ethernet. der gleichen It is a value Frequenz, lookup-type dasencoding aber nicht scheme so sauber where 8-bit sein words muss are wietranslated das Referenztaktsignal into 10-bit symbols. den These Transmitter. symbols ensure a good number of transitions for the clock recovery. Table 3-1 gives a few für examples of 8-bit values that would result in long runs without transitions. 8b/10b allows for 12 special characters that decode into 12 control characters commonly called K-characters. We will look at K-characters in more detail, but first let s examine how 8b/10b ensures a good DC balance b/10b-Kodierung und Commaalignment TABLE 3-1: Example of 8-bit Values 8-bit Value 10-bit Symbol Üblicherweise werden die Daten zum Verschicken nicht einfach nur serialisiert, sondern auch kodiert Durch geeignete Kodierung kann zum einen sichergestellt werden, dass der Pegel oft genug für die Clock Data Recovery wechselt, andererseits können dadurch die Wortgrenzen Running Disparity im Datenstrom bestimmt werden. Die gebräuchlichste Form der Kodierung ist DC 8b/10b-Kodierung. balance is achieved in the Dabei 8b/10b werden through 8 Bit a method zu sendende called running Daten disparity. zu 10The Biteasiest codiert way und to zwar achieve so, DC dass balance das would Verhältnis be to only vonallow Einsen symbols und that Nullen have im the 10b-Wort same number entweder of ones and fünf zeros, zu but fünf oder that would sechs limit zu vier the number ist, wobei of symbols. man letztere Möglichkeit hinzunehmen muss, damit der Wortvorrat Instead, ausreichend 8b/10b uses two groß different ist. Jedem symbols 8b-Wort assigned to sind each standardmäßig data value. In most zwei cases, 10b-Wörter one of the mit symbols umgekehrter has six zeros Polarität and four ones, zugeordnet and the other (siehe has four Abbildung zeros and six 5.4). ones. Welches The total number Wort gewählt of ones and zeros is monitored and the next symbol is chosen based on what is needed to bring the DC balance wird, entscheidet der Encoder aufgrund der Polarität der vorherigen Wörter, um so die back in line. The two symbols are normally referred to as + and - symbols. Symbol examples are given Durschschnittsspannung auf der Leitung konstant zu halten [18]. in Table 3-2. Examples of 8b/10b Symbols Name Hex 8 Bits RD - RD + D10.7 EA D31.7 FF D4.5 A D D TABLE 3-2: One additional benefit of the running disparity is that the receiver can monitor the running disparity and detect that an error has occurred in the incoming stream because the running disparity rules Abbildung 5.4: Beispiele für 8b/10b-Kodierung [18]. have been violated. Zur Erkennung der Wortgrenzen im Datenstrom werden Control Characters oder Kommasymbole verwendet, die als Wort nicht durch Zusammenfügen zweier anderer Wörter entstehen 26 Xilinxund daher im Datenstrom eindeutig identifiziert werden PRELIMINARY können. INFORMATION Der Encoder fügt auf Transmitter-Seite solche Kommasymbole zum Datenstrom hinzu, damit der Decoder die Wortgrenzen auf Receiver-Seite an ihnen ausrichten kann. Die in dieser Arbeit verwendeten Kommasymbole sind K.28.1 und K Für die Durchführung des sogenannten Commaalignments gibt es verschiedene Möglichkeiten, auf die in 7.6 näher eingegangen wird. 21

24 5 Technologische Grundlagen 5.4 Jitter und Phasenrauschen Die Sauberkeit eines Taktsignals kann durch den Jitter oder das Phasenrauschen spezifiziert werden. Jitter bezeichnet die Schwankung des Nulldurchgangs der Taktflanken bzw. die Differenz zwischen der tatsächlichen und der theoretischen Phasenlage. Das Phasenrauschen (oder Phase Noise) gibt das Rauschen im Frequenzbereich in der Einheit dbc/hz an. In dbc (Dezibel Carrier) wird die Signalpegeldifferenz zwischen dem Eingangssignal und einem Träger- oder Referenzsignal angegeben. Das Phasenrauschen lässt sich aus dem Jitter berechnen und umgekehrt. 22

25 Daten vom GANDALF SFP RefClk 6 Test-Setup Die für die Tests verwendete Hardware und ihre Zusammenschaltung wird in diesem Abschnitt erläutert. Abbildung 6.1 zeigt einen Überblick des Test-Setups mit den Evaluation Boards zum Artix-7 FPGA (AC701) und LMK04906-Jitter Cleaner, sowie dem ML506-Evaluation Board. Zur besseren Übersicht wurden hier die Stromkabel und Computerverbindungen weggelassen. AC701 Evaluation Board LMK04906 Evaluation Board ML506 Evaluation Board Abbildung 6.1: Test-Setup ohne Stromkabel und Computerverbindungen. 23

26 6 Test-Setup Vom GANDALF-Modul (nicht im Bild; siehe nächsten Abschnitt) werden Testdaten über eine optische Faser ans AC701 übertragen und von dort zum ML506 weitergeschickt. Auf beiden Boards wird aus den Daten ein Taktsignal (RecClk) und ein Triggersignal extrahiert, die am Oszilloskop verglichen werden. Das RecClk-Signal vom AC701 wird zur Säuberung an den LMK04906-Jitter Cleaner gegeben, um es als Referenztakt zur Datenübertragung vom AC701 auf das ML506 zu verwenden. Der Referenztakt für die Datenannahme auf dem AC701 kommt von einem Taktchip auf dem ML506. Vom LMK04906 wird auch ein Locked-Signal ans AC701 übertragen, das dort für das Resetten der Transceiver benötigt wird. Im Folgenden werden die einzelnen Boards näher erklärt. 6.1 GANDALF-Modul und Arwen-Mezzanine-Karten Das GANDALF (Generic Advanced Numerical Device for Analytic and Logic Functions)- Modul ist die Basisplatine des an der Universität Freiburg entwickelten, modularen Messsystems für Hochenergiephysik [8]. Detaillierte Informationen zum GANDALF- Modul finden sich in [19]. Abbildung 6.2 zeigt eine Übersicht des Moduls. Es kann mit verschiedenen Mezzanine-Karten bestückt werden und so verschiedene Funktionen erfüllen. Die in der Abbildung zu sehenden analogen Mezzanine-Karten werden in dieser Arbeit nicht benutzt. Im Test-Setup wurden drei GANDALF-Module in unterschiedlichen Funktionen verwendet. Für die Generierung des TCS-Signals war ein GANDALF mit optischen Mezzanine- Karten, sogenannten Arwen-Karten, zuständig, der das TCS-Signal über eine optische Faser an ein zentrales VXS-Switch-Modul, das TIGER-Modul gibt, welches es wiederum über die VXS-Backplane den anderen GANDALF-Modulen im Crate zur Verfügung stellt. Das Versenden der Daten ans AC701 erfolgte ebenfalls mit einem GANDALF mit Arwen-Karten, OMC-Gandalf genannt (für Optical Mezzanine Card). Die Daten bestanden während der Tests aus 20b-Wörtern, von denen jedes vierte ein Kommasymbol bestehend aus K K.28.5 ist, das zur Erkennung der Wortgrenzen verwendet wird [8]. Außerdem wurde 100 mal pro Sekunde ein Triggersymbol gesendet. Für die Messung der Triggerlatenz wurde außerdem ein GANDALF mit digitalen Mezzanine- Karten verwendet, der ebenfalls über die VXS-Backplane mit dem TCS-Signal versorgt wird. Den extrahierten Trigger kann er über einen NIM-Port ausgeben [1], der direkt mit dem Oszilloskop verbunden wurde. 24

27 5.1 Hardware für die entwickelten Designs Das GANDALF-Modul Das GANDALF-Modul 31 bezeichnet die Basisplatine des 6.2 an der AC701-Evaluation Universität Freiburg Board entwickelten, modularen Messsystems für Hochenergiephysik [25]. Abbildung Abbildung 6.2: 17: Übersicht Übersicht des GANDALF-Moduls des GANDALF-Moduls mit montierten mit montierten ADC-Mezzanine- Karten, Mezzanine-Karten, gekennzeichnet durch gekennzeichnet die weiß gestrichelten durch die weiß Linien. gestrichelten Verfügbare Schnittstellen Linien. Verfügbare sind mit orangen Schnittstellen Pfeilensind gekennzeichnet, mit orangen Hardware Pfeilen ge-ele- durch grünehardware Boxen beschrieben Elemente durch [19]. grüne Boxen beschrieben. mentekennzeichnet, (Quelle [25]) 6.2 AC701-Evaluation Board 31 Generic Advanced Numerical Device for Analytic and Logic Functions Das AC701 ist das Evaluation Board zum Artix-7 FPGA von Xilinx. Informationen zum Evaluation Board finden sich in [20], zum verwendeten Artix-7 Modell xc7a200tfbg in [15] und [21]. Abbildung 6.3 zeigt das Board mit allen Anschlüssen, die bei den Tests verwendet wurden. Für die Programmierung des FPGAs und die Analyse von Signalen im FPGA steht auf dem AC701 eine JTAG (Joint Test Action Group)-Schnittstelle zur Verfügung. Für beides wurde die Software Vivado (v2014.2) von Xilinx benutzt. Auf dem Board befindet sich außerdem ein Oszillator, der ein differentielles Taktsignal mit 200 MHz liefert 25

28 Daten zum ML506 6 Test-Setup ([20]), das an den FPGA angeschlossen für die Taktung der Resets im GTP-Transceiver verwendet wird. Mezzanine Card mit CXP Transceiver SFP Transceiver Power Supply Artix-7 FPGA Abbildung 6.3: AC701-Evaluation Board mit angeschlossenen Kabeln und aufgesteckter Mezzanine-Karte mit CXP-Transceiver. Die Daten vom GANDALF kommen über optische Fasern am SFP-Transceiver an, der direkt mit einem der Kanäle des GTP-Transceivers im Artix-7 verbunden ist. Zur Annahme der Daten mit dem GTP-Transceiver und zum Betrieb der Clock Data Recovery wird das Referenztaktsignal vom ML506 verwendet, das im LVDS (Low Voltage Differential Signaling)-Standard auf direkt mit den Referenztakteingängen des GTP- Transceivers verbundene SMA-Anschlüsse gegeben wird. Das aus den Daten zurückgewonnene Taktsignal (RecClk) wird im LVCMOS (Low Voltage Complementary Metal Oxide Semiconductor)-Standard zum LMK04906-Jitter Cleaner geschickt und in Kopie ans Oszilloskop. Der LMK04906 liefert das gesäuberte Taktsignal in LVDS als Referenztakt für die mit dem CXP-Transceiver, der auf einer Mezzanine-Karte verbaut ist (siehe unten), verbundenen GTP-Transceiverkanäle und außerdem das Locked-Signal in LVCMOS an den Artix-7. Vom CXP-Transceiver werden die vom SFP-Transceiver 26

29 6.2 AC701-Evaluation Board empfangenen Daten über eine optische Faser ans ML506 geschickt. Im Artix-7 werden die Daten direkt vom Receiverkanal auf die Transmitterkanäle zum CXP gegeben und darüberhinaus ans Link Logic-Modul (siehe Abschnitt 7.6), das das Triggersignal aus den Daten extrahiert. Der Datenweg ist in Abbildung 6.4 illustriert. AC701 Artix-7 FPGA GANDALF SFP RX Link Logic ML506 CXP TX Trigger Trigger Oszilloskop Abbildung 6.4: Weg der Daten zwischen den Boards und im Artix-7 FPGA. Die extrahierten Triggersignale sind ebenfals eingzeichnet. Alle Taktsignale und das Triggersignal werden über SMA (Sub-Miniature-A)-Kabel zu den anderen Boards oder zum Oszilloskop übertragen. Anstatt des Triggersignals wurde in einigen Tests auch die TXOUTCLK vom CXP-Transceiver am Oszilloskop untersucht SFP-Transceiver Der SFP-Transceiver wandelt elektrische in optische Signale um und vice versa. An ihn kann ein Kabel mit zwei optischen Fasern angeschlossen werden, eine zum Senden und eine zum Empfangen von Daten. In beiden Richtungen wird das optische Signal in ein differentielles elektrisches gewandelt. Ein SFP-Transceiver ist standardmäßig auf dem AC701 installiert. 27

30 6 Test-Setup Mezzanine-Karte mit CXP-Transceiver Der CXP-Transceiver [12] ist wie der SFP-Transceiver ein optischer Transceiver, an den jedoch zwölf Doppelfasern gleichzeitig angeschlossen werden können. Zur Datenübertragung wird ein MPO-LC-Fanout-Kabel verwendet, das in Abbildung 6.5 zu sehen ist. Auf dem AC701 ist standardmäßig kein CXP-Transceiver installiert, weswegen eine Aufsteckkarte für die Mezzanine-Buchse des Boards angefertigt wurde, auf der eine Buchse für den CXP-Transceiver angebracht ist. Vorder- und Rückseite der Karte mit eingestecktem CXP-Transceiver sind in den Abbildungen 6.6 und 6.7 zu sehen. Abbildung 6.5: MPO-LC-Fanout-Kabel, das in den CXP-Transceiver eingesteckt wird. Über den Mezzanine Stecker sind zwei der zwölf Ausgänge des CXP-Transceivers direkt mit zwei Kanälen des GTP-Transceivers im Artix-7 verbunden. Für die Tests wurde immer nur jeweils ein Kanal verwendet, es wurden jedoch beide Kanäle überprüft und es hat sich kein Unterschied gezeigt. SMA-Anschlüsse für RefClk CXP Transceiver Abbildung 6.6: Vorderseite der speziell angefertigten Mezzanine-Karte mit eingestecktem CXP-Transceiver. 28

31 6.3 LMK04906-Evaluation Board CXP Transceiver Mezzanine Stecker Abbildung 6.7: Rückseite der speziell angefertigten Mezzanine-Karte mit eingestecktem CXP-Transceiver. Auf der Karte befinden sich auch zwei SMA-Buchsen für den Anschluss des Referenztakts, die über den Mezzanine Stecker direkt mit einem der beiden Referenztakteingänge des GTP-Transceivers verbunden sind. 6.3 LMK04906-Evaluation Board Das LMK04906 ist das Evaluation Board zum gleichnamigen Jitter Cleaner Chip der Firma Texas Instruments, der dafür benutzt wird die RecClk vom AC701 zu säubern. Abbildung 6.8 zeigt das Evaluation Board mit allen Anschlüssen, die bei den Tests verwendet wurden. Detaillierte Informationen zum Board finden sich in [22]. Die RecClk vom AC701 wird in LVCMOS auf den CLKin1-Eingang gegeben, im Jitter Cleaner gesäubert und als LVDS-Signal über die Ausgänge CLKout3 und CLKout3* an den CXP-Transceiver gegeben. Außerdem wird das gesäuberte Taktsignal in LVCMOS auf CLKout4 ausgegeben, um es am Oszilloskop untersuchen zu können. Die beiden Ausgänge wurden dafür synchronisiert, wie in Abschnitt beschrieben. Die Konfiguration des Jitter Cleaner Chips erfolgt mit Hilfe der Software CodeLoader 4 von Texas Instruments über ein µwire-kabel, das über einen LPT (Line Printing Terminal)-Stecker mit einem Computer verbunden wird. Genauere Informationen zur Konfiguration finden sich in Kapitel 8. Abbildung 8.1 zeigt den verwendeten Modus und gibt einen Überblick über den inneren Aufbau des Chips (innerhalb der gestrichelten Linie). Die externen Komponenten der Loop Filter und der externe VCXO (Voltage Controlled Crystal Oscillator) sind auf dem Board installiert. 29

32 μwire- Steuerung 6 Test-Setup Externer VCXO LMK04906 Jitter Cleaner RefClk zum Oszilloskop CLKout3 CLKout3* CLKout4 CLKin1 RecClk vom AC701 Abbildung 6.8: LMK04906-Evaluation Board mit dem Jitter Cleaner Chip, dem externen VCXO und angeschlossenen Kabeln Vorgenommene Änderungen am LMK04906-Evaluation Board Es musste sowohl der VCXO ausgetauscht werden als auch eine Änderung am Loop Filter von PLL1 vorgenommen werden, was in den Abschnitten 8.1 und 8.2 erklärt wird. Außerdem wurde an die Unterseite des Boards eine SMA-Buchse angelötet, um das Locked-Signal des Jitter Cleaners ausgeben zu können, wozu auch noch zwei Kontakte auf dem Board verbunden werden mussten. Die zugehörigen Schaltpläne finden sich in [22]. 30

33 Computer- Anschluss Trigger/RecClk zum Oszilloskop Power Supply 6.4 ML506-Evaluation Board 6.4 ML506-Evaluation Board Das ML506 ist ein Evaluation Board zum Virtex-5 FPGA, einem älteren Modell der Firma Xilinx, das noch aus früheren Projekten zur Verfügung stand. Abbildung 6.9 zeigt das Board mit angeschlossenen Kabeln. Detaillierte Informationen zum Board finden sich in [23]. Auf dem Board sind ein SFP-Transceiver und diverse SMA-Buchsen vorhanden. Über einen JTAG-Anschluss, an den im Bild ein USB-Programmer angeschlossen ist, kann ein Computer mit dem Board kommunizieren, den FPGA programmieren und Daten im FPGA auslesen. Zur Programmierung wurde die Software Impact, zur Datenanalyse die Software Chipscope von Xilinx verwendet, da die neuere Vivado-Software nicht mit den älteren FPGAs der Serie 5 kompatibel ist. Daten vom AC701 Abbildung 6.9: ML506-Evaluation Board mit angeschlossen Kabeln und USB- Programmer. 31

34 6 Test-Setup ML506 als Aragorn-Slave-Karte Das ML506 simuliert im Test-Setup eine Aragorn-Slave-Karte (siehe Abschnitt 4.3), auf der eigentlich ein Artix-7 FPGA verwendet werden soll. Hier werden die GTP- Transceiver im Virtex-5 zur Annahme der Daten verwendet. Ein FPGA-Design für den Virtex-5, das den mit dem SFP-Transceiver verbundenen GTP-Transceiver implementiert, wurde von Tobias Grussenmeyer im Rahmen seiner Diplomarbeit [8] entwickelt und hier bis auf marginale Änderungen verwendet. Entscheidend für die Verwendbarkeit des Virtex-5 anstatt des Artix-7 ist nur, ob die Latenz im Receiver konstant ist. Dies wurde bereits in [8] gezeigt und hat sich auch durch die in dieser Arbeit vorgenommenen Messungen bestätigt. Ein zusätzlicher Test der GTP-Transceiver auf den Slave-Karten war auch nicht nötig, da diese baugleich zur Master-Karte sind und der GTP-Transceiver im Artix-7 auf dem AC701 Board getestet wurde. Wie auch im Artix-7 wird eine RecClk und ein Triggersignal aus den Daten extrahiert. Beide können über ein SMA-Kabel ausgegeben werden und am Oszilloskop untersucht werden Referenztakt für die Transceiver auf dem AC701 Auf dem ML506 ist ein Taktchip enthalten, der eine Frequenz von 155,52 MHz erzeugen kann [23]. Dieses Taktsignal wird über SMA-Kabel an den RefClk-Eingang auf dem AC701 Board gegeben und dort als Referenztakt für den SFP-Transceiver benutzt. Dieser etwas komplizierte Aufbau ist nötig, da auf dem AC701 kein geeigneter Taktchip zur Verfügung steht. 32

35 7 Konfiguration des Artix-7-GTP-Transceivers Wie in Abschnitt 4.3 beschrieben sollen auf den Aragorn-Auslesekarten Artix-7-FPGAs der Firma Xilinx verwendet werden. Zur Datenübertragung sowohl zwischen den Auslesekarten als auch zum GANDALF-Modul werden die im FPGA fest eingebauten GTP- Transceiver verwendet (GTP ist eine interne Bezeichnung von Xilinx; GT steht für Gigabit Transceiver, P für die Baureihe), deren Test einen großen Teil dieser Arbeit ausgemacht hat. Ihr Aufbau und ihre Konfiguration wird im Folgenden beschrieben. Die Konfiguration wurde mit Hilfe der Synthese- und Analyse-Software Vivado (v2014.2) von Xilinx und speziell des 7 Series FPGAs Transceivers Wizard (v3.3) [24] durchgeführt. Der Transceiver wird dabei als sogenannter IP (Intellectual Property) Core im FPGA-Design implementiert, weshalb auf den zugehörigen VHDL-Code nur teilweise zugegriffen werden kann. 7.1 Transceiver Quads, Common-Modul und Channels Im verwendeten Artix-7 sind zwei sogenannte GTP-Quads verbaut, die jeweils vier Transceiverkanäle (Channels) und ein Common-Modul, das für die Verteilung der Referenztakte zuständig ist, zusammenfassen. Ein Common-Modul enthält zwei PLLs, an die von außen Referenztakte angeschlossen werden. Als Referenztakt (auch Reference Clock oder RefClk) benutzt man ein Taktsignal, dessen Frequenz in rationalem Verhältnis zur Frequenz steht, mit der der serielle Datenstrom erzeugt wurde. Hier sind es 155,52 MHz (siehe Abschnitt 3.3). Die PLL vervielfacht die Taktrate der RefClk zur Übertragung der seriellen Daten. An jede PLL kann ein Referenztakt angeschlossen werden und der Ausgangstakt der PLL kann auf die vier Channels des Quads verteilt werden. In Abbildung 7.1 ist die Verbdingung von Common-Modul und Channels illustriert und die Verteilung der Referenztakte eingezeichnet, wie sie in diesem Projekt verwendet wurden. Der SFP-Transceiver ist mit Channel X0Y0 verbunden und der CXP-Transceiver mit den Channels X0Y1 und X0Y2. 33

36 7 Konfiguration des Artix-7-GTP-Transceivers Die RefClk für den SFP-Transceiver kommt von einem Taktchip auf dem ML506-Board, die RefClk für den CXP-Transceiver kommt vom LMK04906-Board (siehe Kapitel 6). Abbildung 7.1: Verteilung der Referenztakte auf die Transceiverkanäle: gelb der Referenztakt für den SFP- und blau der für den CXP-Transceiver. Quelle der unmarkierten Grafik: [17]. Ein Channel beinhaltet je einen Transmitter und einen Receiver. Von Belang für die Tests waren aber nur der Receiver vom SFP- und die Transmitter vom CXP-Transceiver, da nur der Hinweg der Daten vom GANDALF zum AC701 und weiter zum ML506 untersucht wurde. Die im Folgenden erklärte Konfiguration bezieht sich auf diese Kanäle. Wenn von dem Transmitter im Singular die Rede ist, bezieht sich dies immer gleichermaßen auf die Transmitter aller benutzten Kanäle. 7.2 Receiver Der Aufbau des Receivers ist in Abb 7.2 gezeigt. Der verwendete Datenweg und die verschiedenen Taktdomänen sind gekennzeichnet. Für diese Arbeit nicht relevante Bestandteile des Receivers werden im Folgenden nicht erklärt. 34

37 7.2 Receiver Abbildung 7.2: Aufbau des Receivers mit eingezeichnetem Datenweg und Takt- Domänen. Quelle der unmarkierten Grafik: [17]. Der Receiver wird in die zwei Bereiche PMA (Physical Media Attachment) und PCS (Physical Coding Sublayer) unterteilt. Im PMA werden die seriellen Daten mit dem von der PLL kommenden Referenztakt entgegengenommen. Die RX CDR extrahiert aus den Daten ein Taktsignal, das zur Steuerung des SIPOs verwendet wird (siehe Abbildung 7.3). Der Takt auf der parallelen Seite des SIPOs wird im Folgenden RecClk (für Recovered Clock) genannt (in Abbildung 7.3 entspricht sie der RXOUTCLKPMA). Abhängig von den Einstellungen der Frequenzteiler (RX Clock Dividers) kann sie verschiedene Frequenzen haben. Im Fall dieser Arbeit hat sie die gleiche Frequenz wie der Referenztakt, also 155,52 MHz. Im PCS kann optional die Polarität der differentiell übertragenen Daten umgedreht werden, wovon hier kein Gebrauch gemacht wird. Danach besteht die Möglichkeit Commaalignment und 8b/10b-Decoding durchzuführen. Diese beiden Blöcke werden ebenfalls nicht benutzt (siehe Abschnitt 7.6). Als nächstes kommt der RX Buffer, ein FIFO, das den Taktübergang zwischen RecClk (in der Abbildung XCLK) und RXUSRCLK regelt (siehe Abschnitt 7.5.1). Informationen über den Füllstand des Buffers können im FPGA abgerufen werden (RX Status Control). Hinter dem Buffer werden die Daten an die FPGA-Logik übergeben, wobei der Übergang mit der RXUSRCLK2 synchronisiert wird [17]. Die Datenbreite im Transceiver und in der FPGA-Logik kann entweder gleich sein oder sie kann in der FPGA-Logik den doppelten Wert haben. Im letzteren Fall hat die RXUSRCLK2 die halbe Frequenz der RXUSRCLK. Hier wird jedoch sowohl im Transceiver als auch in der FPGA-Logik mit 20 Bit-Datenwörtern gearbeitet, die aus 35

38 7 Konfiguration des Artix-7-GTP-Transceivers Abbildung 7.3: Taktverteilung im Receiver. Quelle der unmarkierten Grafik: [17]. jeweils zwei 10 Bit-Wörtern zusammengesetzt sind. Deshalb haben RXUSRCLK und RXUSRCLK2 die gleiche Frequenz. 7.3 Transmitter Der Aufbau des Transmitters ist in Abbildung 7.4 gezeigt. Auch hier ist der Datenweg eingezeichnet. Für diese Arbeit nicht relevante optionale Teile sind rot durchgestrichen. Ebenso wie der Receiver ist der Transmitter in PMA und PCS eingeteilt. Die Daten werden kodiert direkt an den PISO gegeben. Problematisch dabei ist der Taktübergang zwischen TXUSRCLK und XCLK am TX Buffer (hier Phase Adjust FI- FO), auf den in Abschnitt genauer eingegangen wird. Hinter dem PISO stellt die TX Pre/Post Emphasis ausreichende Flankensteilheit der seriellen Daten sicher [17]. 36

39 7.4 Datenweg im FPGA Abbildung 7.4: Aufbau des Transmitters mit eingezeichnetem Datenweg und Takt- Domänen. Nicht verwendete, optionale Teile sind rot durchgestrichen. Quelle der unmarkierten Grafik: [17]. 7.4 Datenweg im FPGA Die Datenwege im Receiver und Transmitter sind in den Abbildungen 7.2 und 7.4 eingezeichnet und werden oben erklärt. Hinter dem Receiver werden die Daten einerseits direkt auf den Transmitter und andererseits ins Link Logic-Modul gegeben (siehe Abschnitt 7.6 und Abbildung 6.4). 7.5 Taktung Wie in den Abbildungen 7.2 und 7.4 zu sehen werden verschiedene Bereiche des Transceivers mit verschiedenen Taktsignalen betrieben. Im Folgenden wird beschrieben, welches Taktsignal wie gespeist wird und welche Probleme dabei entstehen. Eine Übersicht der Taktverteilung im Transceiver zeigt Abbildung

40 FPGA-Logik 7 Konfiguration des Artix-7-GTP-Transceivers CXP GTP SFP GTP SFP RecClk RXOUTCLK Global Clock Buffer RXUSRCLK LMK04906 Jitter Cleaner CXP RefClk TXUSRCLK Phase Alignment CXP XCLK Abbildung 7.5: Taktverteilung im Transceiver. Die Farben markieren die verschiedenen Taktdomänen Taktung des Receivers Beim Receiver kommt hinter dem SIPO zunächst die XCLK-Domäne, die mit der RecClk betrieben wird. Diese wird als RXOUTCLK an die FPGA-Logik asgegeben (siehe Abbildung 7.3, RXOUTCLKPMA entspricht hier der XCLK). Die entsprechende Einstellung von RXOUTCLKSEL lässt sich im Transceivers Wizard vornehmen. Als Quelle für die RXRUSRCLK, die die Datenverarbeitung hinter dem RX Buffer taktet, lässt sich im Wizard RXOUTCLK oder TXOUTCLK wählen. Hier wird die RXOUTCLK gewählt. Diese wird zunächst auf einen Global Clock Buffer gegeben, um die Taktsignalnetze im FPGA ansprechen zu können, und dann als RXUSRCLK und RXUSRCLK2 verwendet. Da die Datenbreite im Transceiver mit der in der FPGA-Logik übereinstimmt, handelt es sich bei beiden RXUSRCLKs um das selbe Taktsignal. In anderen Fällen würde die RXUSRCLK2 vorher noch auf einen Frequenzteiler gegeben. Der Übergang von der XCLK zur RXUSRCLK findet am RX Buffer statt. Alternativ könnte auch der Buffer umgangen werden und stattdessen das sogenannte Phase Alignment durchgeführt werden, das die Phasendifferenz zwischen den Taktsignalen ausgleicht [17]. Es hat sich aber gezeigt, dass die Latenz auf dem Datenweg im Receiver auch 38

41 7.5 Taktung bei eingeschaltetem Buffer konstant ist. Wenn das Phase Alignment benutzt wird, ist die Latenz zwar auch konstant, aber auf der RXOUTCLK findet sich dann ein Störsignal bei etwa 1,5 MHz (siehe Abschnitt 9.1.3) Taktübergang zwischen Receiver und Transmitter Für den Taktübergang zwischen Receiver und Transmitter gibt es zwei verschiedene Möglichkeiten: Es kann ein FIFO in der FPGA-Logik außerhalb de GTP-Quads benutzt werden oder der Übergang kann am TX Buffer stattfinden. Hier wurde sich für einen Übergang am TX Buffer entschieden, weil das Design so übersichtlicher ist und ein externes FIFO außerdem zusätzliche Latentschwankungen verursachen könnte. Mit dieser Wahl einhergehende Probleme werden im Folgenden beschrieben. Eigentlich ist im Transceivers Wizard vorgesehen, dass die TXUSRCLKs von der TXOUT- CLK gespeist werden, was sich jedoch im VHDL-Code manuell ändern lässt. (Welche Quellen für die TXOUTCLK zur Verfügung stehen, ist in Abbildung 7.6 zu sehen und wird unten näher erläutert.) Hier wird die RXOUTCLK als Quelle für die TXUSRCLKs verwendet, was also den Einstellungen im Wizard widerspricht. Die Einstellungen im Wizard nehmen allerdings Änderungen in der Konfiguration des Transceivers vor, auf die nicht manuell zugegriffen werden kann, d.h. der zugehörige VHDL-Code kann nur teilweise eingesehen und nicht bearbeitet werden. Es ist unklar, welche Probleme exakt mit dieser widersprüchlichen Konfiguration einhergehen und ob die beobachteten Probleme darauf beruhen. Der Vollständigkeit halber sei angemerkt, dass es auch möglich wäre, den Taktübergang am RX Buffer stattfinden zu lassen und im Transceivers Wizard lässt sich sogar die TXOUTCLK als Quelle für die RXUSRCLK wählen. Diese Einstellung schaltet den RXOUTCLK-Ausgang im Transceiver ab, die RXOUTCLK wird jedoch als Referenztakt für den Transmitter benötigt, wie in Abbildung 7.5 illustriert. Ließe man die Einstellung für die Quelle der RXUSRCLK auf RXOUTCLK, hätte man den gleichen Widerspruch zwischen den Einstellungen im Wizard und im VHDL-Code wie beim Taktübergang am TX Buffer. Aufgrund der gewählten Einstellung findet der Taktübergang zwischen XCLK und TXUS- RCLK im Transmitter statt. Die XCLK entspricht der TXOUTCLKPMA in Abbildung 7.6, wird also vom gesäuberten Taktsignal vom LMK Jitter Cleaner gespeist, das zunächst auf die PLL1 gegeben wird, die das Taktsignal für den PISO generiert. Für den Taktübergang steht der TX Buffer (in Abbildung 7.4 Phase Adjust FIFO) oder alternativ das TX Phase Alignment zur Verfügung [17]. Die Verwendung des TX Buffers führt allerdings zu Latenzschwankungen auf dem Datenweg (siehe Abschnitt 9.2.2), weshalb 39

42 7 Konfiguration des Artix-7-GTP-Transceivers Abbildung 7.6: Taktverteilung im Transmitter. Quelle der unmarkierten Grafik: [17]. er umgangen wird und das Phase Alignment die Phasendifferenz zwischen den Taktsignalen ausgleicht. Der TX Buffer wird dazu im Transceivers Wizard deaktiviert. In der Gebrauchsanweisung zum GTP-Transceiver [17] steht, dass das Phase Alignment im Transmitter manuell durchgeführt werden muss. Dies stimmt jedoch nicht mit dem vom Wizard erzeugten VHDL-Code für den Transceiver überein. Im Code gibt es keine Einoder Ausgänge, über die auf das Phase Alignment zugegriffen werden kann. Stattdessen ist es komplett im IP Core implementiert und wird automatisch gesteuert. Obwohl wie oben beschrieben die TXUSRCLK nicht von der TXOUTCLK sondern von der RXOUT- CLK gespeist wird, hat sich gezeigt, dass die Latenz auf dem Datenweg auf diese Weise konstant ist. Eine Beobachtung im Zusammenhang mit dem Phase Alignment soll hier noch kurz erwähnt werden. Wenn der TX Buffer deaktiviert ist, wird als Quelle für die TXOUTCLK automatisch die TXPLLREFCLK_DIV1 ausgewählt, TXOUTCLKSEL also auf 011 gesetzt, und der Delay Aligner aktiviert (siehe Abbildung 7.6). Es wurde nun beobachtet, dass die TXOUTCLK keine feste Phasenbeziehung zum Taktsignal hat, das vom Jitter Cleaner auf die PLL1 gegeben wird. Bei eingeschaltetem TX Buffer ist das Phasenverhältnis jedoch konstant. Daraus lässt sich schließen, dass die Phasensprünge durch den 40

43 7.6 Commaalignment und 8b/10b-Kodierung durch Link Logic-Modul Delay Aligner ausgelöst werden. Vermutlich ist diese Beobachtung nicht relevant, da die TXOUTCLK nicht weiter verwendet wird. 7.6 Commaalignment und 8b/10b-Kodierung durch Link Logic-Modul Wie oben erwähnt werden die Blöcke für das Commaalignment und das 8b/10b-Decoding im Receiver nicht benutzt. Stattdessen wird das von Tobias Grussenmeyer entwickelte Link Logic-Modul verwendet, das das Commaalignment und die Dekodierung in der FPGA-Logik außerhalb des Transceivers durchführt [8]. Dies ist notwendig, da die Blöcke im Receiver keine fixe Latenz garantieren. Das 8b/10b-Decoding hat für diese Arbeit keine Relevanz, da die Daten kodiert weiterverschickt werden. Der Commaalignment-Block im Receiver kann zu Latenzverschiebungen führen, da er die Wortgrenzen im Datenstrom verschiebt, bis ein Komma gefunden wird [17]. Im Unterschied dazu resettet das Commaalignment im Link Logic-Modul den Receiver jedes Mal, wenn kein Komma gefunden wird, solange bis eines gefunden wird. Dies funktioniert wegen der zufälligen Verteilung der Wortgrenzen in den empfangenen Daten, die auf der Unabhängigkeit der Taktsignale beruht, mit denen die Daten auf dem GANDALF versendet und im Receiver empfangen werden [8]. 7.7 Reset-Architektur Durch den Transceivers Wizard wird eine Reset Finite State Machine (Reset FSM) erstellt, deren Aufbau in Abbildung 7.7 zu sehen ist. Es hat sich jedoch gezeigt, dass diese für die gewollte Funktion des Transceivers nicht ausreicht, sondern zusätzliche Reset-Logik nötig ist, die im Folgenden beschrieben wird. Für das Durchführen der Resets ist ein unabhängiges Taktsignal mit beliebiger Frequenz vonnöten, das von einem 200 MHz Oszillator auf dem AC701-Evaluation Board bezogen und im FPGA auf 40 MHz heruntergeteilt wird. Die in Abbildung 7.7 gezeigte Reset FSM kann für Receiver und Transmitter jedes Transceiverkanals unabhängig durch ein sogenanntes Soft Reset-Signal gestartet werden. Zunächst wird die PLL geresettet und sobald diese wieder gelockt ist, der Receiver bzw. Transmitter. Die jeweiligen Bedingungen für das Durchlaufen der FSM sind auch in der Abbildung 7.7 angegeben. 41

44 X-Ref Target - Figure Konfiguration des Artix-7-GTP-Transceivers Chapter 3: Designing with the Core TX Power-Up or Soft Reset RX Power-Up or Soft Reset PLLRESET PLLRESET NO PLL LOCK? NO PLL LOCK? GTTXRESET GTRXRESET NO Recovered Clk Stable? NO USRCLK Stable? NO USRCLK Stable? USERRDY && RESETDONE USERRDY && RESETDONE Buffer Bypass Buffer Bypass NO Monitor Data_Valid TX_RESET_FSM_DONE Data_Valid ERROR RX_RESET_FSM_DONE PG168_c3_01_ Figure 3 1: Diagram of Simplified FSM Abbildung 7.7: Vom Transceivers Wizard erstellte Reset FSM [24]. The CPLL/QPLL lock is monitored along with the TXUSRCLK stability prior to TXRESETDONE. Buffer bypass logic for phase alignment is implemented if the TX buffer is disabled. The rx_startup_fsm is illustrated on the right side of Figure 3-1. The C/QPLL lock, recovered clock stability, and RXUSRCLK are examined prior to RXRESETDONE followed by the buffer bypass logic for phase alignment. The FSM stays at the state that monitors data validity, which can be an 8B/10B error, frame sync error, or CRC from the user design until a user-defined error occurs. Im entwickelten Design kommt das Soft Reset-Signal für den Receiver nur vom Link Logic-Modul, wenn dieses kein Kommasymbol gefunden hat. Eine erste Beobachtung war, dass das Durchlaufen der Reset FSM des Reveivers etwa eine Mikrosekunde dauert. These are some assumptions and notes for the Example Reset FSM: Daher muss das Link Logic-Modul länger als diese Zeitspanne vor dem nächsten Reset A stable REFCLK is assumed to be present at all times. warten, damit überhaupt gültige Datenworte nach Kommasymbolen durchsucht werden können. All resets are assumed to be in sequential mode. The reset FSMs run on SYSCLK, which is the same as the DRPCLK. If the SYSCLK and DRPCLK are not the same in the user design, care should be taken to add the appropriate synchronizers. Der kritische Punkt der Reset-Architektur ist nun, dass der Referenztakt am Transmitter erst fest anliegt, wenn der Receiver fertig geresettet ist und der Jitter Cleaner gelockt ist (siehe Abbildung 7.5). Es funktioniert nicht den Transmitter parallel zum Receiver zu 7 Series FPGAs Transceivers Wizard v3.1 Send Feedback 29 PG168 December 18, 2013 resetten, weil das Warten auf das PLL Lock-Signal (siehe Abbildung 7.7) in der Reset FSM des Transmitters nicht in diesem Sinne funktioniert. Daher muss der Transmitter manuell geresettet werden, nachdem der Referenztakt fest anliegt. Zur Durchführung wurde eine weitere Reset FSM implementiert. Diese wartet sowohl auf das Locked-Signal des Commaalignments als auch auf das des LMK04906 Jitter Cleaners. Da das Locked- Signal des Jitter Cleaners noch schwanken kann, bevor es endgültig oben bleibt, wird gewartet bis beide Signale zusammen insgesamt eine Sekunde konstant anliegen, bevor das Reset ausgelöst wird. Bei zu geringer Wartezeit treten Latenzschwankungen auf. Möglicherweise kann die Wartezeit noch verringert werden, 100 Millisekunden reichen jedoch nicht aus. 42

45 8 Konfiguration des LMK04906-Jitter Cleaners Das aus den Daten zurückgewonnene Taktsignal aus dem Receiver muss zunächst gesäubert werden, bevor es als Referenztakt für den Transmitter benutzt werden kann. Dazu wird der LMK04906 Jitter Cleaner der Firma Texas Instruments verwendet. Konfiguriert wird der Jitter Cleaner mit der Software CodeLoader 4 von Texas Instruments [25]. Neben der Sauberkeit des Ausgangssignals ist auch eine feste Phasenbeziehung zum Eingangssignal gefordert, da sonst die Latenz zwischen Receiver und Transmitter nicht konstant ist. Im Kern besteht der LMK04906 Jitter Cleaner aus zwei PLLs, die verschieden zusammengeschaltet werden können. Eine feste Phasenbeziehung zwischen Eingangs- und Ausgangssignal garantiert der 0-Delay Dual Loop Mode (siehe Abbildung 8.1), da das Ausgangssignal (CLKoutX) an den Phasendetektor der PLL1 rückgekoppelt ist und so direkt mit dem Eingangssignal (CLKinX) verglichen wird. Die eingezeichneten externen Loop Filter und der externe VCXO stehen auf dem Evaluation Board zur Verfügung (siehe LMK04906 Abschnitt 6.3). SNAS589D JUNE 2012 REVISED MAY CLKinX CLKinX* 3 inputs R N Phase Detector PLL1 PLL1 CPout1 External Loop Filter External VCXO or Tunable Crystal OSCin Input Buffer R N PLL2 OSCout0 OSCout0* 1 output Phase Detector PLL2 External Loop Filter CPout2 Partially Integrated Loop Filter Internal VCO Divider Digital Delay Analog Delay 6 blocks CLKoutX CLKoutX* 6 outputs LMK04906 Internal or external loopback, user programmable Figure 4. Simplified Functional Block Diagram for 0-delay Dual Loop Mode Abbildung 8.1: 0-Delay Mode des LMK04906 Jitter Cleaners; Komponenten innerhalb Single PLL der gestrichelten Linie befinden sich im LMK04906 Jitter Cleaner, die Figure 5 illustrates the use case of single PLL mode. In single PLL mode only PLL2 is used and PLL1 is powered down. OSCin is used externen as the reference Komponente input. Theauf internal demvco Evaluation drives up toboard 6 divide/delay [26]. blocks which drive 6 clock outputs. The reference at OSCin can be used to drive the OSCout0 port. OSCin can also optionally drive up to 2 of the clock outputs. It is also possible to use an external VCO in place of PLL2's internal VCO. OSCin OSCin* R N PLL2 OSCout0 OSCout0* 1 outputs Phase Detector PLL2 External Loop Filter CPout2 Partially Integrated Loop Filter Internal VCO Divider Digital Delay Analog Delay CLKoutX CLKoutX* 6 outputs 43

46 8 Konfiguration des LMK04906-Jitter Cleaners 8.1 Externer VCXO Als externer VCXO war auf dem Evaluation Board zunächst ein Modell mit einer Frequenz von 25 MHz verlötet. Dieses wurde gegen eines mit 19,44 MHz ausgetauscht (ECS- VXO-73, [27]), da die verwendete Eingangs- und Ausgangsfrequenz am LMK04906 von 155,52 MHz ein ganzzahliges Vielfaches von 19,44 MHz ist. Dadurch lassen sich für die Taktteiler (R und N vor PLL2 in Abbildung 8.1) wesentlich kleinere Werte verwenden. Erst nach dem Austausch des VCXO hat der Jitter Cleaner wie gewünscht funktioniert. 8.2 Loop Filter Texas Instruments stellt eine Software zur Simulation des Jitter Cleaners zur Verfügung, das Clock Design Tool [28]. Mit dieser lassen sich die optimalen Loop Filter- Komponenten bei gegebenem Phasenrauschen auf dem Eingangssignal berechnen. Als Eingabe wurde hier das in Abbildung 9.3 gezeigte Phasenrauschen der RecClk verwendet. Auf Basis der berechneten Werte wurden die externen Komponenten des Loop Filters von PLL1 ausgetauscht. Eine Aufstellung findet sich in Tabelle 8.1. Durch den Austausch wurde die Bandbreite des Loop Filters von 21 Hz auf etwa 100 Hz erhöht. Mit der geringeren Bandbreite kam es zu systematischen Latenzverschiebungen auf dem Datenweg, die nach dem Austausch nicht mehr aufgetreten sind (siehe Latenzmessungen). Komponente vorher nachher eigentlich empfohlen C nf 320 nf 180 nf C2 20 nf 15 nf 8,2 nf R Ω 270 Ω 470 Ω Tabelle 8.1: Übersicht der ausgetauschten Loop Filter-Komponenten von PLL1. Aufgrund einer Unaufmerksamkeit wurde vor der Berechnung der Loop Filter-Komponenten die Tuning Sensitivity des neu eingebauten VCXO im Clock Design Tool nicht richtig angegeben. Diese beträgt nur etwa 1 khz/v statt den voreingestellten 2 khz/v. Der Wert der Tuning Sensitivity des VCXO steht nicht im Datenblatt [27], sondern wurde aus den dort angegebenen Werten wie folgt berechnet: Frequency Pulling Range Frequency Control Voltage = 90 ppm 19, 44 MHz 1, 65 V 1, 060 khz/v. 44

47 8.3 Weitere Einstellungen Die vom Clock Design Tool empfohlene Bandbreite beträgt eigentlich 138 Hz. Auch mit der etwas geringeren Bandbreite von etwa 100 Hz traten aber keine systematischen Latenzverschiebungen mehr auf. Die Werte der verbauten externen Loop Filter-Komponenten (C1, C2, R2) von PLL2 unterschieden sich nur geringfügig von den vom Clock Design Tool empfohlenen Werten, weshalb sie nicht ausgetauscht wurden. Die Werte der internen Komponenten (C3, C4, R3, R4) wurden wie empfohlen eingestellt. Eine Übersicht findet sich in Tabelle 8.2. Komponente empfohlen verwendet C1 39 pf 47 pf C2 3,3 nf 3,9 nf R Ω 620 Ω C3 10 pf 10 pf R3 200 Ω 200 Ω C4 10 pf 10 pf R4 200 Ω 200 Ω Tabelle 8.2: Übersicht der Loop Filter-Komponenten von PLL Weitere Einstellungen Weitere mit dem CodeLoader 4 vorgenommene Einstellungen finden sich in den Abbildungen 8.2, 8.3, 8.4 und Digital Lock Detect Zur Prüfung, ob die PLLs gelockt sind, steht das sogenannte Digital Lock Detect zur Verfügung. Ein Lock ist detektiert, wenn der Phasenfehler zwischen zwischen Referenzund Feedback-Eingang der PLL so oft hintereinander kleiner ist als PLLX_WND_SIZE, wie es in PLLX_DLD_CNT spezifiziert ist (siehe Abbildung 8.2). Unter LD_MUX wurde festgelegt, dass ein Locked-Signal dann ausgegeben wird, wenn beide PLLs gelockt sind Synchronisierung der Ausgangssignale Da der LMK04906 auf den Aragorn-Karten das Referenztaktsignal für zwei GTP Quads liefern soll, müssen zwei seiner Ausgänge synchronisiert werden. Auch zu Messzwecken 45

48 8 Konfiguration des LMK04906-Jitter Cleaners Abbildung 8.2: Input-, Lock-, und Sync-Einstellungen im CodeLoader 4. muss neben dem Taktsignal für den Transmitter noch ein identitsches Taktsignal ausgegeben werden, um es am Oszilloskop untersuchen zu können. Dazu steht im LMK ein Synchronisierungs-Modus zur Verfügung, der zunächst alle Ausgänge abschaltet, wenn er aktiviert wird, und bei Erfüllung einer einstellbaren Bedingung wieder alle Ausgänge gleichzeitig anschaltet [26]. Als Bedingung wurde hier nur das Locked-Signal von PLL2 (SYNC_PLL2_DLD in Abbildung 8.2) gewählt, da die PLL1 im 0-Delay-Modus nicht locken kann, solange der Ausgang abgeschaltet ist. Dass die Synchronisierung tatsächlich funktioniert, wurde am Oszilloskop überprüft. 46

49 8.3 Weitere Einstellungen Abbildung 8.3: Einstellungen von PLL1 im Codeloader 4. Abbildung 8.4: Einstellungen von PLL2 im Codeloader 4. 47

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