15. Hauptspeicher-Adressierung

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1 15. Hauptspeicher-Adressierung 15.1 Adressierungsmodi Kompatibilitätsmodi: Real Mode: - Segmentregister*16+Offset => Adresse - Keine Segmentdeskriptoren, kein Paging, - ~ 1 MB Adressraum. 16 Bit Segment 4 Bit Versatz + 16 Bit Offset 20 Bit Adresse Virtual 386 Mode: - Nutzung der untersten 1 MB des linearen A-Raumes, - Virtual 386 Überwachungsprogramm & Emulator, - Abfangen von privilegierten Instruktionen, - Segmentregisterfunktion wie Real Mode, - Pro VM eine eigene Speicherabbildung, - Grundlage für "DOS-Box". 1 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

2 Protected Mode: Segmentregister sind nun Segmentselektoren. Deskriptoren für Speichersegmente. 16 verschiedene Segmenttypen. Paging ab Intel/386 möglich. 64 Terabyte Adressraum. 4 Privilegierungsebenen. Segmentselektor Segmentdeskriptoren 32 Bit Adresse Segment-Basis + 32 Bit Adresse 2 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

3 Long Mode für Athlon 64 Prozessoren Zusätzliche Stufen der Adressübersetzung RAX RBX MM0/ST0 MM1/ST1 XMM0 XMM1 Einfachere Speichersegmentierung. Erweiterung auf 64 Bit. RCX RDX RBP RSI MM2/ST2 MM3/ST3 MM4/ST4 MM5/ST5 XMM2 XMM3 XMM4 XMM5 Erweiterung des Registersatzes: - General Purpose Register, - SSE/XMM Register. - Instruction Pointer, RDI RSP R8 R9 R10 MM6/ST6 MM7/ST7 XMM6 XMM7 XMM8 XMM9 XMM10 R11 XMM11 R12 XMM12 R13 eflags XMM13 R14 XMM14 R15 RIP XMM15 3 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

4 Adressierung im Protected Mode Segmentierung und Paging kombinierbar: GDTR LDTR Segmentselektor Virtuelle 32 Bit Adresse Lokale Deskriptortabelle Globale Deskriptortabelle Segment-Basis + Lineare Adresse CR3 Page Directory Deskriptor- Deskriptor- Deskriptor- Page tabelle Tables tabelle tabelle Page + Physikalische Adresse! 4 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

5 15.2 Register ab i Sichtbare Register Für Anwendungsprogramme zugänglich. Arbeitsregister: - Mit Segmentregister verbunden, - aber umsteuerbar mit einem Präfix. Funktionsbezogene Register: - Flags (mit IO-Privilege Level), - Daten, Extra-Daten, - Stack, Code. Spätere Register (nicht 386): - SSE Streaming SIMD Extension, - MMX - Multimedia Extension, - Gleitkomma Operationen. SS CS DS ES FS GS ESP EIP EAX EBX ECX EDX ESI EDI EBP Eflags SP IP AX BX CX DX SI DI BP Flags AL BL CL DL 5 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

6 Unsichtbare Register Zweck: - Caching der Deskriptoren, - Erweiterte Adresse im Protected Mode, - Zugriffsschutz & Prozessorsteuerung, - Betriebssystemaufruf. Kontrollregister CR0..CR3/4. Weitere Register: - Debug & Test Register, - Boundary Scan... Modellspezifische Register MSR: - Monitoring & Profiling, - Memory Type Range Register, - Page Attribute Table SS CS DS ES FS GS TSSX LDTX CR0 CR1 CR2 CR3 SS-Basis/-Limit CS-Basis/-Limit DS-Basis/-Limit Segment- Deskriptor- ES-Basis/-Limit caches FS-Basis/-Limit GS-Basis/-Limit TSS-Basis/-Limit LDT-Basis/-Limit IDT-Basis/-Limit GDT-Basis/-Limit Debug, Test, JTAG, PAE, MSR 6 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

7 Evolution vs. Komplikation Die Segmentregister arbeiten im Protected Mode als 16 Bit Segmentselektoren: Tabellenindex LDT GDT Requ. Priv. Level Im Segmentselektor liegt ein Index in die globale oder die lokale Deskkriptortabelle. Gleichzeitig mit dem Segmentregister wird implizit der Segmentdeskriptorcache geladen. Dabei geschehen unter Umständen mehrere Hauptspeicherzugriffe. Auch für das aktuelle Task-State Segment und die lokale Deskriptortabelle werden Deskriptoren gepuffert (cached). Selektorregister TSSX und LDTX können gelesen werden. 7 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

8 (5) Kontrollregister: Maschinenkonfigurierung, Maschineneigenschaften, Seitentabellen. CR0: - Paging, - Taskswitch, - Coprocessor, - Protected Mode. CR0 CR1 CR2 CR3 CR4 PG... TS, EM, MP, PE reserviert PageFault Adresse PageDirectory Adresse CPU Erweiterungen 8 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

9 Datenstrukturen 15.3 Segmentdeskriptoren Originaldeskriptoren liegen in lokaler oder globaler Deskriptortabelle. Segmentdeskriptor-Caches unsichtbar in der CPU vorhanden. Potential für einen segmentierten virtuellen Speicher ohne Seiteneinteilung: - evtl. Segment-Deskriptoren ein- & auslagern und Selektoren ergänzen. - gleichzeitig jeweils 8000 lokale und 8000 globale Deskriptoren, - anstatt eines Zeigers nur ein Segment-Selektor, - für jedes Objekt einen Segmentdeskriptor, - Evtl. LDT-Register umsetzen. Schutzfunktion bei Segmentierung: - Protection Level ( )=(privileged... non-priv.) - Zugriffsmodus (exec, read, write ), - Feldlänge im Deskriptor. 9 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

10 Deskriptor für Applikationssegmente: Intel 286 "Historium". Granularität der Länge: - 1 Byte / 4K. 32-Bit oder 16-Bit Instruktionen & Adressen. Granularität 32/16 Bit, Reserve, OS use, Present, Protect 0..3, Application-Deskr. Beim Zugriff auf ein ausgelagertes Segment erfolgt ein Interrupt an das OS. Applikation-Deskriptoren haben DT=true Typ Basis Limit Nur Deskriptoren mit gleicher oder schlechterer Sicherheitsstufe dürfen einfach selektiert werden (CS). 10 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

11 Kennung für Applikationssegemente Bit#11=true (EXE-Bit): Code - Codesegment, darf ausgeführt werden, - darf auch gelesen werden, falls Bit#9=true (W/R), - falls Bit#10=true (conforming), ausführbar durch unterprivilegiertes Segment. Bit#11=false (EXE-Bit): Data - Datensegment, nicht ausfühbar, - schreiben, falls Bit#9=true (W/R), - falls Bit#10=true (abwärts), erstreckt sich das Segment von der Basisadresse nach unten (Stack). Bit#8=true (Access-Bit): - dieses Segment wurde benützt, - nützlich für die Speicherauslagerungsstrategie. #11: EXE (code/not data) #10: E/C (downward,conforming), #9: W/R (write data, read code), #8: A (accessed). 1 Typ P 11 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

12 Intel386 System-Segmente Haben das DT-Bit gelöscht (286er Segmente weggelassen). Call-Gate Deskriptor (Typ = 12): - beschreibt den Einsprung in eine geschützte Routine, - normalerweise in einem anderen Segment (far call), - referenziert einen weiteres Segmentdeskriptor, - ändert kurzzeitig die Privilegierungsebene, - übernimmt bis zu 124 Parameterbytes: present, privilege, typ12 Zieloffset Zielsegment # Zieloffset DWcnt 12 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

13 Interrupt-Deskriptoren (Typ = 14): - Beschreibt den Einsprung in eine Interruptroutine, - 8 Byte Einträge in der Interrupt-Deskriptortabelle, - IDT-Basis/Limit geladen über LIDT-Instruktion, present, privilege, typ14/15 Zieloffset Zielsegment # Zieloffset Trap-Gate Deskriptoren (Typ = 15) arbeiten ähnlich wie Interruptdeskriptoren, jedoch ohne die Interrupts zu maskieren: LDT Segmentdeskriptor (Typ = 2): - kann nur in der Globalen Deskriptortabelle liegen, - wird durch eine LLDT-Instruktion geladen, - beschreibt eine Lokale Deskriptortabelle, - Format wie Applikationsdeskriptor. 13 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

14 Task-Gate Deskriptor (Typ = 5): - referenziert ein Task-State Segment (TSS), - evtl. mehrere Task-Gates für ein TSS, - enthält Privilegierungsstufe: Ein Task-Switch erfolgt falls: - laden von Selektor für Task-Gate oder TSS, - i.e. Call- oder Jump-Instruktion, - Interrupt oder Exception, - IRET v. nested Task. present, privilege, typ=5 Tables TSS Zielsegment # 14 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

15 Task-State Segment Deskriptor (Typ = 9/11): - Enthält aktuellen/geretteten Prozessorzustand (TSS), - Segmentselektor für lokale Deskriptortabelle, - Basisadresse für Seitentabellendirectory, - Stacks der Privilegierungstufen 0,1,2, - aktuell sichttbare Prozessorregister, - Zugriffsmaske für die E/A-Ports, - Link zum vorherigen Tasksegm., - aktives TSS mit Typ=11, - Nested-Task Flag. Task-State Segment IO-Permission Bitmap OS Zeux TSS-Limit IO-Bitmap Register Stacks 0,1,2 PrevTSS Task-Register TSS-Base 15 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

16 Zugriffsschutz-Mechanismen Schutzverletzung falls ein besser privilegierter Deskriptor geladen wird. Zugang zu besserer Privilegierung über Gate-Deskriptoren: - Inanspruchnahme von Betriebssystemdienste und dergleichen, - Call, Trap, Interrupt, Task (TSS) - Ausnahme: Conforming Deskriptors* Vier Privilegierungsebenen: 3: Anwendungsprogramme, 2: Laufzeitumgebungen, GUI... 1: Gerätetreiber, 0: Kernel. Privilegierungscode: - CPL im aktuellen Codesegment, - RPL im Selektorargument, - DPL im Deskriptor, - IOPL in Flags. 16 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess * greifen auf geschützte Daten im Auftrag einer Applikation zu.

17 15.4 Paging und MMU Für ausgelagerte Seiten (Pages) wird beim Zugriff eine Exception erzeugt & die Seite wird vom OS eingelagert (ähnlich wie bei ausg. Segmenten). Die Memory Management Unit (MMU) besorgt die Adressübersetzung: - Adressübersetzung für jeweils eine Speicherseite mit 4 KB fester Länge (z.b.), - Übernimmt eine sog. lineare Adresse 32-Bit von der Segmentierung, - Liefert eine 32-Bit physikalische Adresse, - zweistufige Übersetzungstabelle, - Paging Segmentierung. TLB: - Translation look-aside Buffer, - Enthalten die letzten Mappings, - beispielsweise 100 Einträge, - evtl. explizit flushen, - hier nicht gezeigt. CR3 Page Directory????? Page? Tables Page Frames 17 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

18 Seitentabelleneintrag (Intel Pentium) : Kacheladresse nur gültig, wenn die Seite im Hauptspeicher vorhanden ist. Page Frame/Kachel-Adresse Im Falle eines Seitenfehlers (Page fault) holt das OS die Seite vom Sekundärspeicher. Avail 00 Nutzbar für Betriebssystem Caching Strategie und Schreibrechte. 12 dirty accessed PCD PWT U/S W/R P beschrieben Use-Bit Seite hat Cache Disabled Cache durchschreiben User Seite, nicht Supervisor Seite beschreibbar Präsenz Bit, Seite vorhanden 18 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

19 15.5 Adressübersetzung im Long-Mode (Athlon 64) Erweiterung der MMU auf 4 Stufen: - 3. Stufe Page Directory Pointer Table, - PageMap4L als vierte Stufe, - Tabelleneinträge 64 Bits. Derzeitige Implementierung: - Logische Adresse erst bis 48 Bits, - Physikalische Adresse bis 40 Bits, - obere Bits reserviert. Nur noch rudimentäre Segmentierung: - Basisadresse >0 for FS, GS, - Attribute für CS, DS.?????? Page 4L Map????? PD Ptr? Table????? Page? Directory?????? Page Tables Page Frames CR3 19 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess

20 15.6 Grafik-Adressübersetzungstabelle abgekürzt "GART": - findet sich in AGP-fähigen Host-Bridges, - übersetzt logische Speicherzugriffe in physikalische, - Grafiktreiber setzt explizit die Tabelleneinträge. 3D-Grafikadapter: - greifen als Busmaster in den Hauptspeicher hinein, - arbeiten auf logischen Koordinaten & Strukturen. Physikalische Buszugriffe: - für normale PCI-Geräte, - über den PCI Bus, - über Hostbus, - zum Cache. AGP Grafikadapter (3D) Logische Adressen CPU: (Treiber/SW) MMU GART Host-Brücke (PCI/AGP) Physikal. Adressen Hauptspeicher 20 Systemprogrammierung I, Sommer 2005, VS Informatik, Ulm, P. Schulthess