2 Von der Aufgabenbeschreibung zum Zustandsdiagramm

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1 2 Von der Aufgabenbeschreibung zum Zustandsdiagramm Die erste Hauptaufgabe eines Automatenentwurfs liegt bei der Umsetzung einer textuellen Spezifikation in ein Zustandsdiagramm. Dazu ist zunächst zu prüfen: Welche Eingangssignale sind synchron, welche asynchron? Wieviele Zustände sind erforderlich, und welche Bedeutung haben diese? Muss der Automat (aus Geschwindigkeitsgründen) als Mealy-Automat realisiert werden oder reicht ein (sichererer) Moore-Automat? Läßt sich die Anzahl der Zustände in einem zweiten Schritt systematisch minimieren? Welche Zielhardware (FPGA oder (C)PLD ) ist vorgesehen? Ist für die Anwendung eine sichere Rückkehr aus möglicherweise vorhandenen Pseudozuständen sicher zustellen? Bei der Erstellung des Zustandsdiagramms werden zunächst die "normalen" Zustandsübergänge betrachtet und hinterher die Sonderfälle. DIGITALE SYSTEME 2-1

2 2.1 Entwurf eines Modulo 3 Vorwärts- / Rückwärtszählers Der Zähler kann vorwärts (DIR='0') und rückwärts zählen (DIR='1'). Gezählt wird nur, falls das Eingabesignal EN='1' ist. Das Ausgangssignal TC soll für genau einen Takt gesetzt werden, falls beim Hinaufzählen S=2 ist, bzw. falls beim Hinabzählen S=0 ist. EN,DIR/ TC S DIR EN CLK modulo-3 counter TC Der Zähler soll seine Zählrichtung während eines Zyklus umkehren können. Der Zähler bleibt im aktuellen Zustand, falls EN='0' ist. S 0 S 1 S 2 DIGITALE SYSTEME 2-2

3 2.2 Entwurf eines seriellen Addierers Der Addierer besteht aus zwei Schieberegistern, in denen die Operandenbits a i und b i taktsynchron nach rechts geschoben werden. Im Zustandsautomat erfolgt eine 1-Bit Addition der jeweils beiden niederwertigen Operanden a i, b i und des Carry-Bits c i-1 der vorangegangenen Addition. Das Summationsbit wird im Ergebnis-Schieberegister von links nach rechts geschoben. Vorteil: Mit einem 1-Bit Volladdierer kann eine (platzsparende) Addition beliebiger Bitbreite erfolgen. Nachteil: Eine n-bit Addition erfordert n-takte. A Shift Register S = A + B Shift Register a i b i Adder- FSM s i = a i + b i + c i-1 Die Addierer-FSM speichert implizit das Carry-Bit der 1- Bit-Additionen. CLK B DIGITALE SYSTEME 2-3

4 Entwurf eines Mealy-Automaten für den seriellen Addierer Abhängig vom Wert des Carry-Bits der jeweils vorherigen 1-Bit Addition muss der Zustandsautomat unterschiedliche Ergebnisse und Zustandsübergänge realisieren: Bedeutung der Zustände: G: Carry-In='0' Z a i b i / s i H. Carry-In='1' Zustandsfolge- und Ausgangstabelle: Z a i b i Z + s i G 0 0 G 0 1 G 1 0 G 1 1 H 0 0 H 0 1 H 1 0 H 1 1 Reset G Die logischen Gleichungen für s i und Z + entsprechen denen von SUM bzw. Carry-Out des Volladdierers. H DIGITALE SYSTEME 2-4

5 Entwurf eines Moore-Automaten für den seriellen Addierer Beim Moore-Automat darf das Ausgangssignal s i nur vom Zustand abhängen Aufspaltung der Mealy-Zustände G und H in je zwei Zustände G 0, G 1 bzw. H 0, H 1. Gewählte Zustandscodierung: a i b i Z Q1 Q0 Z G 0 G 1 H 0 H Zustand Folgezustand Z + Z a i b i = G 0 G 1 Ausg. s i G 0 0 Reset s i H 0 0 H 0 H 1 G 1 1 H 1 1 DIGITALE SYSTEME 2-5

6 Schaltpläne der seriellen Addierer Mealy-Modell Moore-Modell SI = a i xor b i xor Q0 Q0 + = (a i b i ) (a i Q0) (b i Q0) Q0 + = a i xor b i xor Q1 Q1 + = (a i b i ) (a i Q1) (b i Q1) SI = Q0 DIGITALE SYSTEME 2-6

7 2.3 Entwurf der hinteren Blinkersteuerung für den Ford Thunderbird (Bj. 1965) (aus J.F. Wakerly, Digital Design, Prentice Hall 1999) Blinkfolge Links Rechts LC LB LA RA RB RC Der T-Bird besitzt pro Seite je 3 Heckblinker, die zyklisch ein- und ausgeschaltet werden. DIGITALE SYSTEME 2-7

8 Spezifikation der Blinkersteuerung Drei Eingangssignale: LEFT, RIGHT zum Abbiegen und HAZ als Warnblinkfunktion Eine vorhandene Taktsteuerung mit geeigneter Frequenz sorgt beim Abbiegen für die Ansteuerung der Blinker (s. o.) In der Warnblinkfunktion sollen alle 6 Leuchten L2 periodisch blinken. Die geringe Blinkfrequenz erlaubt den sichereren L1 L3 Ansatz eines Moore-Automaten 1. Lösungsansatz: Im Zustand IDLE sind alle Lampen ausgeschaltet. Die Ausgangssignale lassen sich direkt aus den Zuständen ableiten: LA=L1 L2 L3 LR3 RA=R1 R2 R3 LR3 LB= L2 L3 LR3 RB=R2 R3 LR3 LC= L3 LR3 RC=R3 LR3 R1 IDLE R2 R3 LR3 DIGITALE SYSTEME 2-8

9 Zweite Version des Zustandsdiagramms Die erste Version berücksichtigt nicht, dass evtl. mehrere Eingangssignale gleichzeitig aktiv sind. Daher muss das Zustandsdiagramm korrigiert werden: Die Auslösung der Warnblinkanlage erhält höhere Priorität! L1 L2 L3 Die gemeinsame Auslösung von LEFT und RIGHT soll ebenfalls zur Auslösung der Warnblinkfunktion verwendet werden. Denn in einem Zustandsdiagramm muss sicher gestellt sein, dass : IDLE LR3 Zustandsübergänge gegenseitig ausgeschlossen sind. R1 R3 Alle möglichen Eingangskombinationen berücksichtigt wurden. R2 DIGITALE SYSTEME 2-9

10 Funktionsverbesserung des Zustandsautomaten Der bisher betrachtete Automat hat den Nachteil, dass es bei einem Unfall einige Zyklen dauert, bis die Warnblinkanlage aktiviert wird, falls zuvor der Blinker zum Abbiegen aktiv war. L LEFT, RIGHT, HAZ L1 L2 L3 Zusätzliche Zustandsübergänge verbessern das Verhalten des Automaten. IDLE LR3 Abschliessend empfiehlt es sich, die Zustandsübergänge nicht durch Signale, sondern durch Signalwerte (0, 1 oder X) zu beschreiben. Frage: Was passiert mit den Blinklampen, wenn der Blinkhebel während eines Zyklus ausgeschaltet wird? R1 R2 R3 DIGITALE SYSTEME 2-10

11 Zustandscodierung für die Blinkersteuerung Binärcodierung der 8 Zustände: Die Binärcodierung erfordert die geringste Anzahl von Flipflops für (C)PLD-Hardware besonders gut geeignet. Der Anfangszustand IDLE sollte 000 sein, da dieser Zustand nach einem asynchronen Reset (Power-on) der Flipflops eingenommen wird (Nicht in allen Technologien existieren Flipflops mit asynchronem Preset!) Es existieren zwei Zyklen, in denen "gezählt" wird: IDLE L1 L2 L3 bzw. IDLE R1 R2 R3 Zustand IDLE L1 L2 L3 R1 R2 R3 LR3 Q2 Q1 Q Es empfiehlt sich, diese Zustände jeweils im Gray-Code der Bits Q1 und Q0 zu codieren, da sich zwischen zwei Zuständen jeweils nur ein Zustandssignal ändert. Der Aufwand des Übergangsschaltnetzes wird dadurch minimiert. Der Unterschied zwischen links und rechts wird durch das Zustandsbit Q2 realisiert. Dem Zustand LR3 wird das letzte verbleibende Zustandscodewort zugeordnet. DIGITALE SYSTEME 2-11

12 VHDL-Modell der Blinkersteuerung Entwurf als 2-Prozess Moore-Automat Die Zustandscodierung erfolgt mit dem Attribut "ENUM_ENCODING" entity TBIRD_FLASH is port( CLK, RESET, LEFT, RIGHT, HAZ : in bit; -- Eingangssignale L, R: out bit_vector(2 downto 0)); -- Blinkersignale end TBIRD_FLASH; architecture MOORE of TBIRD_FLASH is type ZUSTAENDE is (IDLE, L1, L2, L3, R1, R2, R3, LR3); -- Aufzählungstyp attribute ENUM_ENCODING: string; -- Zustandscodierung attribute ENUM_ENCODING of ZUSTAENDE: type is " " signal ZUSTAND,FOLGE_Z: ZUSTAENDE ; -- Prozess-Kommunikation begin Z_SPEICHER: process(clk, RESET) -- Zustandsaktualisierung begin if RESET = '1' then ZUSTAND <= IDLE after 10 ns; elsif CLK = '1' and CLK'event then ZUSTAND <= FOLGE_Z after 20 ns; end if; end process Z_SPEICHER; DIGITALE SYSTEME 2-12

13 NETZE: process(zustand, LEFT, RIGHT, HAZ) -- Folgezustandsberechnung begin L <= (others =>'0') after 10 ns; -- Defaults: R <= (others =>'0') after 10 ns; -- Alle Lampen aus FOLGE_Z <= LR3 after 10 ns; -- Warnblinkzustand case ZUSTAND is when IDLE =>if not(left='1' or RIGHT='1' or HAZ='1') then FOLGE_Z <= IDLE after 10 ns; elsif (LEFT='1' and RIGHT='0' and HAZ='0') then FOLGE_Z <= L1 after 10 ns; elsif (RIGHT='1' and LEFT='0' and HAZ='0') then FOLGE_Z <= R1 after 10 ns; end if; when L1 => L <= "001" after 10 ns; if HAZ='1' then FOLGE_Z <= LR3 after 10 ns; else FOLGE_Z <= L2 after 10 ns; end if; when L2 => L <= "011" after 10 ns; if HAZ='1' then FOLGE_Z <= LR3 after 10 ns; else FOLGE_Z <= L3 after 10 ns; DIGITALE SYSTEME 2-13

14 end if; when L3 => L <= "111" after 10 ns; FOLGE_Z <= IDLE after 10 ns; when R1 => R <= "001" after 10 ns; if HAZ='1' then FOLGE_Z <= LR3 after 10 ns; else FOLGE_Z <= R2 after 10 ns; end if; when R2 => R <= "011" after 10 ns; if HAZ='1' then FOLGE_Z <= LR3 after 10 ns; else FOLGE_Z <= R3 after 10 ns; end if; when R3 => R <= "111" after 10 ns; FOLGE_Z <= IDLE after 10 ns; when LR3=> L <= "111" after 10 ns; R <= "111" after 10 ns; FOLGE_Z <= IDLE after 10 ns; end case; end process NETZE; end MOORE; DIGITALE SYSTEME 2-14

15 DIGITALE SYSTEME 2-15

16 Verhaltensgleiche VHDL-Implementierung als Medvedev Automat Jeder sinnvolle Zustand der Blinkerleuchten stellt eine Bitkombination der Steuersignale dar. Diese Bitkombinationen werden deshalb zur Zustandskodierung genutzt. Die Anzahl der erforderlichen D-FFs ist durch die Anzahl der Blinkerleuchten bestimmt. Die Rückleuchten können direkt durch die Zustands-Flipflops gesteuert werden, sodass kein Ausgangsschaltnetz erforderlich ist. Selbst definierte Aufzählungstypen sind für Signale der Entity-Schnittstellenliste nicht zulässig. Die Zustände werden deshalb mit Konstanten realisert, deren Type für die Signalmodi genutzt werden kann. architecture MEDVEDEV of TBIRD_FLASH is constant IDLE: bit_vector(5 downto 0):="000000"; constant L3: bit_vector(5 downto 0):="111000"; constant L2: bit_vector(5 downto 0):="011000"; constant L1: bit_vector(5 downto 0):="001000"; constant R1: bit_vector(5 downto 0):="000001"; constant R2: bit_vector(5 downto 0):="000011"; constant R3: bit_vector(5 downto 0):="000111"; constant LR3: bit_vector(5 downto 0):="111111"; signal LIGHTS: bit_vector(5 downto 0); begin DIGITALE SYSTEME 2-16

17 P1: process(clk, RESET) begin if RESET='1' then LIGHTS <= IDLE; elsif CLK='1' and CLK'event then case LIGHTS is when IDLE => if HAZ='1' or (LEFT='1' and RIGHT='1') then LIGHTS <= LR3; elsif LEFT='1' then LIGHTS <= L1; elsif RIGHT='1' then LIGHTS <= R1; else LIGHTS <= IDLE; end if; when L1 => if HAZ='1' then LIGHTS<= LR3; else LIGHTS<= L2; end if; when L2 => if HAZ='1' then LIGHTS<= LR3; else LIGHTS<= L3; end if; when L3 => LIGHTS<= IDLE; when R1 => if HAZ='1' then LIGHTS<= LR3; else LIGHTS<= R2; end if; when R2 => if HAZ='1' then LIGHTS<= LR3; else LIGHTS<= R3; end if; when R3 => LIGHTS<=IDLE; when LR3 => LIGHTS<=IDLE; when others => LIGHTS<=IDLE; end case; end if; end process P1; (L,R) <= LIGHTS after 10 ns; -- end MEDVEDEV; -- beruecksichtigt 56 Kombinationen! DIGITALE SYSTEME 2-17

18 Simulationsergebnis des Medvedev-Modells Lights = state DIGITALE SYSTEME 2-18

19 Vergleich Implementierungen XC95108 CPLD Device FSM Model Moore Medvedev State encoding Gray Code 6 State Bits = Tail Light Bits Flipflops 3 D-FF 4 D-FF / 2 Toggle-FF Macrocells 8 6 Product Terms Output 9 Pts No Combinational Logic DIGITALE SYSTEME 2-19