kritische Maschinenfehler Reset E/A, extern Programm Systemaufruf

Transkript

1 Themen: hne Unterlagen: - E/A-Unterbrechung - Caches - Pipeline - Dateiabspeicherung - Rechnerarchitekturen: vn Neumann, RISC, CISC, Superskalar - CD/DVD - Pageing mit Unterlagen: - Little-/Big Endian - Seitenersetzungsalgrithmen - Optimierung (hier nicht erwähnt) - Cdierung (siehe GSDT-Unterlagen) E/A- Unterbrechungen (Interrupts) Interrupts (RS): Eine Unterbrechung ist ein Befehl wie jeder andere auch. Er tritt allerdings asynchrn und zu unvrhersehbaren Zeiten auf. Bei Ende eines jeden Befehls muss die CPU als prüfen, b eine Unterbrechung aufgetreten ist. Falls ja, wird zunächst Unterbrechung behandelt, bevr man mit dem nrmalen Prgrammcde frtfahren kann. Ablauf einer Unterbrechung (RS) 1. Unterbrechungsleitung aktivieren 2. CPU führt Unterbrechung aus, nachdem der aktuell laufende Befehl beendet ist 3. Befehlszähler (IP bzw. CS:IP) und Prgrammstatuswrt (PSW = Flags) retten (auf Stapel, in Hauptspeicher der in Register) 4. Interrupt-Byte (Nummer) lesen (vn CPU Bus, Hauptspeicher der Spezialregister) 5. Interrupt-Byte (Nummer) las Zeiger in Vektrtafel benutzen 6. Befehlszähler mit Adresse des Eintrages in Vektrtafel laden 7. PSW laden (???) 8. Start der Unterbrechungsrutine Anmerkung: Die Unterbrechungsrutine ist gegen weiter Unterbrechungen geschützt, sie endet mit einem bestimmten Befehl (IRET, TRE, ERET der LPSW [abhängig vn Przessr]). Priritäten der Interrupts (RS): Hch niedrig kritische Maschinenfehler Reset E/A, extern Prgramm Systemaufruf Interrupts (PDV): Im PC gibt es 2 PICs (Prgrammable Interrupt Cntrller). Jeder PIC kann 8 verschiedene Endgeräte verwalten. Die CPU ist mit dem Master-PIC verbunden. Der Slave-PIC hängt als Kaskade an Master- PIC-Leitung 2. Der PC kennt damit als bis zu 15 verschiedene Hardware-Interrupts: 1

2 Prirität bei Interrupts (PDV): Höchste Prirität Niedrigste Prirität Timer Tastatur CPU Plattenspeicher COM2 COM1 LPT2 Flppy LPT1 (Zurdnung der Interrupts nach dem Rechnersysteme Skript Seite 10-13) - Prirität der Interrupts ist prgrammierbar (daher auch PIC) - einzelne Interrupts sind maskierbar - CPU muss Interrupt zurücksetzen Aublauf eines Interrupts (PDV): 1. Signalisierung des Interruptwunsches durch externes Gerät 2. Speichern des Wunsches im PIC (nur ein Interrupt) 3. Untersuchung auf MAske der Prirität 4. Weiterleitung zur CPU 5. Prüfung b IE-Flag (Interrupt Enable) der CPU gesetzt ist 6. Unterbrachung nach aktuellem Befehl 7. Sichere FLAGS, CS und IP (in dieser Reihenflge) auf den Stack 8. Lade CS:IP aus IVT (Interrupt Vectr Table) 9. Ausführen der ISR (Interrupt Service Rutine) 10. drt: löschen der Flags im PIC 11. drt: RTI (return frm Interrupt springe zurück; beim PC: iret) Anmerkung zur IVT: Die Interrupt Vectr Table ist ein 1 KB grße Struktur. Sie besteht aus 256 Zeigern auf ISR. vid* IVT[256] Eine IVT gibt es nur im Real-Mde des x86-przessrs, sie liegt drt i.d.r. am Anfang des Arbeitsspeichers (Adresse 0000:0000). Jeder Eintrag hat die (Real-Mde-Zeiger-) Struktur Segment:Offset. Cache Warum Cache Aus Sicht des Przessrs ist der Hauptspeicher ziemlich langsam. Er müsste jedes Mal eine Wartepause vn einigen Takten einlegen, wenn Daten aus dem Hauptspeicher angefrdert werden. Es wäre dch schön, wenn man eine Speicher direkt auf dem Przessr, der zumindest in seiner Umgebung hätte, der diese Daten zwischenspeichert und der s schnelle ist, dass der Przessr im Idealfall nur einen Takt braucht um die Daten zu lesen. Die gute Nachricht: einen slchen Speicher gibt es: den Cache Die schlechte: Auf dem Przessr selbst (On Die) ist nur wenig Platz für den Cache. S ist der L1 (Level 1) Cache meist nur sehr klein (8KB beim P4 bis 64 KB bei AthlnXP). Als baut man nch weitere Caches um den Przessr rum. Die zwar langsamer sind, aber auch entsprechend größer. Cache-Hierarchien L1-Cache: Befindet sich direkt auf dem Przessr, ist relativ klein hat aber eine hhe Zugriffszeit vn meist nur einem Takt L2-Cache: Befindet sich heute auch auf dem Przessr, ist größer als der L1 Cache (512KB beim AthlnXP, bis zu 2 MB bei Intel Centrin). ZUgriffszeit ist mindestens 2 Takte. L3-Cache: Kmmt heute nur nch bei High-End und Server-Przessren vr. Beim K6-X war er wie heute üblich auf dem Mainbard integriert. Bei Intels Xen wandert er aber auch schn auf den Przessr. Er ist relativ grß (8 MB beim Xen), aber auch entsprechend langsam. Hauptspeicher: Dazu gibt es eigentlich nichts zu sagen. Der Hauptspeicher ist (fast) die unterste Ebene der Cache-Hierarchie. Er ist grß und langsam (Zugriffszeiten im zweistelligen Nan-Sekunden-Bereich [72ns]). 2

3 Festspeicher: Gehört hier eigentlich nicht s ganz rein. Wenn der Hauptspeicher nicht reicht, kann man die Daten auf die Festplatte auslagern. Aktuelle Festplatten haben Zugriffszeiten im zweistelligen Millisekunden-Bereich. Begriffe Cache-Hit der Hit: Das Datum wurde im Cache gefunden, der günstige Fall. Cache-Miss der Miss: Das Datum wurde nicht im Cache gefunden, jetzt wird in den darunter liegenden Ebenen gesucht. Ist ein Miss aufgetreten muss dafür gesrgt werden, dass das angefrderte Datum nachdem es irgendw gefunden wurde auch in dem Cache gebracht wird, der den Miss erzeugt hat. Aufbau V-Bit D-Bit LRU-Feld Physical Tag Cache-Line Ein Cache besteht aus einen Anzahl vn Cache-Lines. Diese haben eine feste Größe (Line-size) um ein Datum aufzunehmen, diese kann z.b. 4 Byte sein. Zusätzlich besitzt jede Cache-Line zwei Status- Bits: das Valid-Bit und das Dirty-Bit (der Change-Bit ). Das erste zeigt an, b die aktuelle Cache- Line gültig ist, das zweite gibt Auskunft darüber, b das Datum in der Cache-Line geändert wurde. Falls ja, s muss der Wert in die unteren Ebenen zurück geschrieben werden, wenn die Cache-Line verdrängt wird. Da der Cache kleiner ist als der Adressraum, gibt es für jede Cache-Line nch ein Physical Tag, die die Adresse der gerade eingelagerten Cache-Line aufnimmt. Bei Vllassziativen Caches der x-wege (x-way-set) assziativen Caches benötigt man zusätzlich nch einige Bits für die Ersetzungs-Strategie (meist LRU). Organisatinsfrmen Begriffe: c: Anzahl der Cache-Lines s: Anzahl der Gruppen (sets) n: Anzahl der Cache-Lines pr Gruppe, Grad der Assziativität c = s * n Direct Mapped n = c Ein Blck des Hauptspeichers kann nur in einer Cache-Line abgebildet werden. Beispiel: Der Cache sei 1 KB grß. Will man nun 2 Daten bearbeiten, die im Hauptspeicher genau i KB, i=1,2, auseinanderliegen, würden sie sich gegenseitig aus dem Cache verdrängen. Vll-Assziativ n = 1 Ein Blck des Haupspeichers kann in jeder Cache-Line abgebildet werden. Hier kann s etwas wie beim Direct Mapped Cache nicht auftreten. Dafür wächst der Schaltungsaufwand. Denn wenn nach einem Datum gesucht wird, müssen alle Cache-Lines gleichzeitig durchsucht werden, um in einem Takt einen Hit der Miss melden zu können. x-wege- (x-way-set) Assziativ n = x Ein Blck des Hauptspeichers kann in x Cache-Lines abgebildet werden. x ist 2, 4, 8, 16,. Es stellt einen Kmprmiss aus Direct Mapped und Vll-Assziativ dar. Es müssen hier immer nur x Cache-Lines gleichzeitig überprüft werden. Dafür kann ein Datum verdrängt werden, wenn auf mehr als x Daten zugegriffen werden sll, die im Hauptspeicher einen Abstand vn einem vielfachen der Cache-Size haben. 3

4 Schreib-Strategien Beim lesen eines Wertes ist die Vrgehensweise eindeutig wenn ich das Datum nicht gefunden habe, suche ich halt in der nächsten Ebene. Write-in-Cache (Cpy Back, Write Back): Man schreibt nur in den Cache und setzt das Dirty-Bit (auch: Change-Bit ). Erst wenn das Datum aus dem Cache verdrängt wird, wird es in der nächsten Ebene gespeichert. Vrteile: Nachteile: schnelle Schreibperatinen, kein Leistungsverlust Prbleme, wenn der Przessr den Hauptspeicher nicht allein nutzt (DMA, Multiprzessr) Æ das aktuelle Datum liegt ja nur im Cache Write-Trugh: Man schreibt grundsätzlich in alle Ebenen. Dadurch wird gesichert, dass die Daten im Hauptspeicher immer aktuell sind. Vrteile: Nachteile: einfache Strategie keine Kharenzprbleme Schreibzugriffe sind langsam Æ Leistungsverlust Prbleme: - Snping: ist der Przessr nicht der alleinige Herr über den Hauptspeicher z.b. bei Einsatz vn DMA, s kann sich ein Datum im Hauptspeicher ändern, hne das der Przessr daran beteiligt ist. Lösung: zumindest die entsprechende Cache-Line muss invalidiert werden ( Valid-Bit löschen) Pipeline Eine Pipeline gibt es bei der RISC-Architektur und bei superskalaren Rechnern, nur heißt sie drt Super-Pipeline, weil diese mehr als 5 Stufen hat. Durch eine Pipeline hat man einen Geschwindigkeitszuwachs um den Faktr 4 wie es im Skript heißt. Ich finde es besser zu sagen: Erst durch eine Pipeline ist es möglich, das man (Idealerweise) pr Takt einen Befehl ausführen kann. Ohne die Pipeline braucht man 4 (der 5) Takte für einen Befehl. 4 bzw. 5 Phasen: 1. Befehl hlen (Fetch) und Befehl dekdieren (Decde) (manchmal 2 getrennte Phasen) 2. Operanden hlen (lad) 3. Befehl ausführen (Execute) 4. Ergebnis Zurückschreiben (Write Back) Funktinsweise Die Pipeline funktiniert wie ein Fließband. Während der ein Befehl sein Operanden hlt kann der nächste schn geladen werden, usw.: Fetch Lad Execute Write Back Decde Takt 1 Befehl 1 Takt 2 Befehl 2 Befehl 1 Takt 3 Befehl 3 Befehl 2 Befehl 1 Takt 4 Befehl 4 Befehl 3 Befehl 2 Befehl 1 4

5 Prbleme - Sprungbefehle, Lösung: alle bereits begnnen Befehle müssen ungültig gemacht werden, Einbau zusätzlicher Hardware zum Sprungvrhersage (Branch Predictin).B. durch Branch Histry Table - RAW-Hazard (Read after Write): ein gerade erst geschriebenes Datum wird vm flgenden Befehl gelesen, Lösung: einfügen vn Bubble-Zyklen (z.b. NOP N Operatin) in die Pipeline bei Erkennung der verhindern auf Assembler-Ebene durch Cmpiler Dateiabspeicherung kntinuierliche Abspeicherung - Datei ist kntinuierliche Flge vn Blöcken - Kennzeichnung der Datei durch Lage der ersten Blcks und Anzahl der Blöcke in der Datei Beispiel: Datei Erster Blck Länge A 0 2 B 14 3 C 6 2 Festplatte Vrteile: Nachteile: einfach realisierbar schnelles Lesen vn der Platte durch minimale Plattenkpfbewegung Fragmentierung der Festplatte (beim Löschen vn Dateien) maximale Dateilänge muss beim Erstellen der Datei bekannt sein Verknüpfte Abspeicherung - Datei ist (nicht zwangsläufig zusammenhängende) Flge Blöcken - das erste Wrt jedes Blckes wird als Zeiger auf den nächsten benutzt - Kennzeichnung der Datei durch: Lage des ersten Blcks Lage des letzten Blcks (zum Anhängen weiterer Daten) Beispiel: Datei Erster Blck Letzter Blck A 9 18 Blck Zeiger <NULL> Festplatte

6 Vrteile: Nachteile keine Fragmentierung des Datenträgers Dateigröße nicht statisch Zugriff auf i-ten Blck langsam, weil man sich wie in einer verketteten Liste erstmal durch alle vrherigen Elemente hangeln muss erhöhter Platzbedarf für Verweise Anwendung/Variante: FAT- Dateisystem Es gibt eine (der mehrere) FAT (File Allcatin Table - Dateizurdnungstabelle) [wenn mehrere FATs verwendet werden, s sind diese exakte Kpien vneinander, um die Datensicherheit zu erhöhen, z.b. auf 1,44 MB 3,5 -Disketten sind es 2]. In dieser stehen die Zeiger zu jedem adressierbaren Blck auf Festplatte. S wird kein Platz in den Blöcken selbst verschwendet. Außerdem kann man hier zusätzliche Infrmatinen unterbringen, wie dieser Blck ist leer der dieser Blck ist als bad markiert, weil der Datenträger (meist Diskette) an der Stelle kaputt ist. Abspeicherung mit Indizes - Datei ist (nicht zwangsläufig zusammenhängende) Flge Blöcken - ähnlich wie verknüpfte Abspeicherung - Verweise werden in Indexblck gesammelt - jede Datei hat eigenen Indexblck - i-ter Eintrag des Indexblcks zeigt auf i-ten Blck der Datei - Kennzeichnung der Datei duch Verweis auf den Indexblck Beispiel: Datei Indexblck A <NULL> <NULL> Festplatte Vrteile: Nachteile: schnellerer Zugriff auf i-ten Blck als bei verknüpfter Abspeicherung Dateigröße nicht statisch Platzverschwendung bei kleinen Dateien (praktisch leerer Indexblck) leicht erhöhter Platzbedarf als bei verknüpfter Abspeicherung bei speichern sehr grßer Dateien benötigt man Verweise auf weitere Indexblöcke Anwendung/Varainte: Unix-Filesystem Rechnerarchitekturen (vn Neumann, RISC, CISC, Superskalar) 6

7 vn-neumann - 2-Phasen-Schema zur Befehlsabarbeitung 1. entsprechend Befehlzähler Befehl aus Hauptspeicher hlen, Decdierung in Steuerwerk 2. perand aus Hauptspeicher hlen, Befehl ausführen, Resultat in Hauptspeicher schreiben - gleicher Speicher für Daten und Befehle - Kmpnenten: Steuerwerk (auch Leitwerk): steuert Verarbeitungsfluss durch Operatinscde (OpCde) Rechenwerk (ALU [Arithmektic Lgic Unit]): Rechenperatinen mit Operanden aus Speicher mathematische Operatin (+, -) lgische Operatinen (AND, OR, NOR, XOR) Bit-Manipulatin Ergebnisse in Status-Feld (Flags): Overflw Carry Zer Sign E/A-Einheit: Schnittestelle zur Umwelt Speicher Flge gleichgrßer Zellen, die über ihre Flgenummer (Adresse) angesprchen werden - Befehlsklassen: Transprtbefehle / Speicherbefehle Lesen (lad) Schreiben (stre) Verknüpfungsbefehle (ALU) Æ lgische / arithmetische Befehle Verzweigungsbefehle (Spünge) - Prbleme: Daten und Befehle auf gleichem Bus Æ ineffektiv keine Pipeline keine Register (außer Befehlszähler und Befehlsregister): ungeeignet für Unterprgrammtechnik ungeeignet für Multitasking keine Parallelität der Arbeitsschritte (ILP [Intructin Level Parallelism Æ superskalar], Multithreading, Multiprzessr) RISC (Reduced Instructin Set Cmputer) - z.b. Sparc - relativ wenig Befehle (< 200, meist 40 bis 50) - lgische / arithmetische Befehle habe 3 Operanden (2 Quellen, 1 Ziel: r3 = r1 + r2) Æ 3 Zugriffe bei Mehrzweckregistern pr Zyklus - wenige Adressierungarten (4) - Hauptspeicherzugriffe über Lad- und Stre-Befehle - fest verdrahtete Befehle, kein Mikrcde (kein div-befehl) - bei ptimaler Pipeline: 1 Befehl pr Takt (ideal) - unterstützt Pipeline CISC (Cmplex Instructin Set Cmputer) - z.b. Intel x86 (486) - kmplexe Befehle (addiere 2 Werte und multipliziere einen dritten) - Befehle werden in Maschinenprgramme übersetzt (Mikrcde, µops) - effiziente Übersetzung (wegen umfangreichen Befehlen) - einheitliche Befehlssätze für verschieden Hardware (duch Mikrprgramme) - für Mikrprgramm ist Speicher ntwendig, daher viele Befehle Æ grßer Mikrprgramm- Speicher - relativ viele Befehle (> 150) 7

8 - i.d.r. langsamer als vergleichbarer RISC - keine Pipeline Superskalar - z,b, Intel Pentium, AMD K5, Intel Pentium 4 (hne HT) - mehrere Befehle pr Takt - Integratin mehrerer ALU (Arithmetic Lgic Unit) auf einem Przessr, z.b. Integer, Gleitpunkt - diese arbeiten echt parallel (falls Befehle unabhängig sind) - i.d.r. Pipeline mit mehr als 5 Stufen (Super-Pipeline) Æ Effizienzsteigerung nisher langsamer Befehle/Stufen durch aufspalten zeitintensiver Phasen auf mehrere Takte CD/DVD CD (Cmpact Disc) - Einführung 1982 als Audi-CD - Entwickelt vn Philipps und Sny - innerhalb der ersten 5 Jahre 50 Millinen verkaufte Abspielgräte und 450 Millinen CD s - CD-ROM im PC-Bereich ab 1991 (680 MByte), physikalisch identisch mit Audi-CD, Unterschiede im Datenfrmat - Technische Daten: 120 mm Durchmesser 1,2 mm Dick Datenspeicherung auf 1,6 mm breiten Spiralspur vn innen nach außen knstante Lesegeschwindigkeit Æ Umdrehungsgeschwindigkeit abhängig vn der Psitin des Lesekpfes 74 Minuten Audi, 75 Sektren mit 98 Blöcken, Byte Daten Blck: 24 Byte Daten, 8 Byte Fehlerkrrektur, 1 Cntrl Byte, 1 Mergebit, 1 Sychrnisatinsbit DVD (Digital Versatile Disc) - gleiche Abmessungen wie CD - Technische Änderungen: geringerer Pitabstand Verkürzung der Wellenlänge vn 780 (Infrart) nach 650 (rt) nm Pageing Verringerung des Spurabstands zwei Seiten können je zwei Infrmatinsschichen haben Æ Kapazität vn 4,7 GB bis zu 17 GB Prblem: Prgramm benötigen mehr Hauptspeicher, als physikalisch vrhanden ist. Lösung: Virtueller Speicher Paging Begriffe: Adressraum: lineare Flge vn Adressen der adressierbaren Einheiten (z.b. Bytes der Sektren) eines Speichers 8

9 Virtueller Adressraum: lineare Flge der Adressen des virtuellen Speichers Realer Adressraum: lineare Flge der Adressen des realen Speichers MMU: Memry Management Unit Setzt virtuelle Adressen in reale um, meckert (Exceptin der ähnliche Unterbrechung) wenn angefrderte Seite nicht vrhanden ist. Funktinsweise: Die virtuelle Adresse besteht aus 2 Kmpnenten: Index in einer Seitentabelle Offset In einer Seitentabelle stehen zu jedem Index die reale Hauptspeicheradresse des Seitenanfangs und eine Infrmatin, b die Seite sich aktuell im Speicher befindet. Befindet sie sich nicht im Speicher, bekmmt das Betriebssystem eine Meldung, die Seite zu vm Festspeicher in den Hauptspeicher nachzuladen. Die physikalische Adresse ist nun die in der Seitentabelle gefundene Startadresse + das Offset: Virtuelle Adresse Index in Seitentabelle Offset Seitentabelle Index Reale Adresse (* b) Seite gültig Ja Physikalische Adresse Alternativ kann man auch mehrere Seiten-Tabellen verwenden. Dabei gibt es eine Mastertabelle, die Hauptspeicheradressen der eigentlichen Seitentabellen enthält. Hier kann man Speicher sparen, da nicht alle Tabellen im Hauptspeicher halten muss. Little-/Big Endian Darstellungen vn h in Little und Big Endian 32 Bit 16 Bit 8 Bit Big Endian Little Endian Seitenersetzungsverfahren FIFO (First In First Out) Die älteste Seite wird erstetzt. 9

10 LIFO (Last In First Out) Die jüngste Seite wird ersetzt. NRU (Nt Recently Used) Die Liste wird maximal 4mal durchlaufen. Dabei wird nach einer für den jeweiligen Lauf festgelegten Kmbinatin der r- und des m-bits gesucht. Die erste Seite, die diese Bedingung erfüllt wird ersetzt. Lauf r m 1 f f 2 f t 3 t f 4 t t t: true = gesetzt, f: false = nicht gesetzt Secnd Chance Die Seiten sind dem alter nach srtiert, die älteste Seite ist die erste, usw.. Ist das r-bit der ältesten Seite gesetzt, s wird es gelöscht und die Seite wird entfernt und an das Ende der Liste angehängt. Der Algrithmus läuft s lange, bis eine Seite gefunden wurde, bei der das r- Bit gelöscht ist. Diese Seite wird ersetzt. Uhr-Seitenersetzungsverfahren Ein Zeiger zeigt auf die erste Seite der Liste. Diese ist hier zyklisch. Ist das r-bit gesetzt, wird es gelöscht und der Zeiger wird weitergerückt (Uhr). Das geht s lange, bis ein gelöschtes r- Bit gefunden wurde. In diesem Fall wird die betreffende Seite ersetzt und der Algrithmus bricht ab. LRU (Least Recently Used) LRU hne Aging: r ist r-feld bei jedem Zugriff auf die Seite wird r inkrementiert (r = r + 1) eine der am wenigsten verwendeten Seiten wird erstetzt LRU mit Aging: Matrix der Seiten wird Seite i referenziert, wird in die gesamte Zeile i 1 eingetragen Spalte i 0 eingetragen die Zeile mit den wenigsten Einsen beschreibt die zu ersetzende Seite Optimirung da hilft nur ein gutes Auge ;-) Cdierung siehe GSDT-Skript 10