Rechnern netze und Organisatio on

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Julia Biermann
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1 Rechnernetze und Organisation Assignment A2 1

2 Motivation Übersicht Pentium Instruction-Set Simulator Mit Floating-Point Unit Aufgabenstellung 2

3 Motivation Instruction-Set Simulation Funktionales Modell eines Prozessors Ohne Hardware-Details Nicht modelliert Caches, IO-Komponenten Zeitverhalten Zyklengenauigkeit Verwendung Evaluierung neuer Instruktions-Sets t Oder neuer Instruktionen» Instruction-Set Extensions Software-Evaluierung Auf anderer Plattform Sandbox Qualität Abdeckungsgrad des Instruction-Set Simulationsgeschwindigkeit Inputs Instruction-Set Simulator z.b. für Intrusion Detection, Virus Outputs 3

4 Pentium Instruction Set Pentium-Instruktionen data transfer instructions (MOV) binary arithmetic (ADD, SUB) logical instructions (AND, OR) shift and rotate (ROR, SAR) bit and byte instructions (BTS, SETE) control transfer instructions (JMP, LOOP, CALL) string instructions (MOVS, SCAS) flag control instructions (STD, STI) segment register instructions (LDS) miscellaneous instructions (LEA, NOP, CPUID) Floating gpoint operations (FLD, FADD, FMUL) Foto o Intel 4

Instruction-Set Simulation Simulation des Fetch-Execute Algorithmus Holen von Instruktionen aus dem Speicher Dekodieren der Instruktionen Optionales Holen von Operanden Durchführen der Operation

5 Instruction-Set Simulation Simulation des Fetch-Execute Algorithmus Holen von Instruktionen aus dem Speicher Dekodieren der Instruktionen Optionales Holen von Operanden Durchführen der Operation Zurückschreiben des Resultats Schwierigkeiten x86 Executable Dekodieren der Instruktionen Viele Adressierungsarten Memory Pentium Instruction Set Simulator Fetch Decode CPU Operand Registers ALU Consoleole output Result Opcode FPU Stack FP 5

6 Instruction-Set Simulation Instruktionsformat t von Pentium Befehlen Binär-Codierung von Instruktionen Unterschiedliche Information für Instruktion nötig z.b. 0, 1 oder 2 Operanden Prefix Opcode 1 Byte: XX 2 Byte: 0F XX ModR/M, SIB Adressierung / Opcode 8 Register 0-4 Byte 1-2 Byte 0,1 Byte 0,1 Byte 0,1,2,4 Byte 0,1,2,4 Byte Prefix Opcode ModR/M SIB 24 Adressierungsarten Offset = Base + Index*Scale + Displacement» Scale: 1,2,4,8; Displacement: 0, 8, 16, 32 Bit» Base, Index: Register Displacement Immediate Reg/ Mod R/M Scale Index Base Opcode 6

7 Maschinencode Beispiel (1/2) entspricht welcher Instruktion? 03 wird wahrscheinlich Opcode sein (1 Byte-Opcode) Befehlstabellen in IA-32 Instruction-Set Reference» Höherer Nibble: Zeile 0» Niedriger Nibble: Spalte 3 Tabelle Intel Addition: ADD Gv, Ev Gv: Reg: register; Word, Double Word (depending on operand size) Ev: ModR/M: operand; Word, Double Word (depending on operand size) 7

Beispiel (2/2) 030500000000 entspricht welcher Instruktion?

32-Bit Displacement Reg = 000» Adresse = 00000000 EAX Register ADD

8 Beispiel (2/2) entspricht welcher Instruktion? 03: Addition Reg, Operand 05: ModR/M = Mod = 00, R/M = Bit Displacement Reg = 000» Adresse = EAX Register ADD EAX, [ ] Mod Reg/ Opcode 0,1 Byte ModR/M R/M Tabellen Intel 8

9 FPU Integration Floating Point Unit (FPU) Ursprünglich eigener Chip x87 in Pentium integriert Fe etch code De Interaktion CPU <-> >FPU CPU macht fetch und decode CPU instruiert FPU Weiterleitung von Befehlen (Opcode) Datenaustausch Laden (FLD) und Speichern (FST) erfolgt explizit Load / Store Architektur FPU hat eigenen Stack: 8 Gleitkommazahlen Status FPU hat eigenes Status-Register 9

10 Aufgabenstellung Pentium Instruction-Set ti t Assignment A2: 40 Punkte Simulator (100 für Gesamt-KU) Dekodierung und Ausführung einfacher Instruktionen Simulation von Register, Flags, Stack, FPU und Speicher e Erweiterung um FPU Modellierung der Gleitkommaoperationen Add Sub Mul Div C/C++ Implementierung Erweiterung des Frameworks Lädt ELF-executables Testdaten Beurteilt werden u. A. Compilierbarkeit und Ausführbarkeit Richtigkeit der Ergebnisse Vollständigkeit Verständlichkeit Coding-Style, Inline- Dokumentation Dokumentation Abgabe von Assignment A2 ist verpflichtend! 10

11 Gleitkomma-Operation Gleitkomma-Operation Wert f = (-1) Sign * (1 + Mantisse * 2-23 ) * 2 Exponent-127 x = s x * m x * 2 e x z.b. Division x / y Beispiel Hier ohne Vorzeichen x = 2 y = 0.75 x=1*2 1 y=15* x/y = 1/1.5 * x/y = * 2 2 x/y = * 2 1 x/y = 2,

12 Requirements ( Anforderungen ) Erweiterung des Frameworks Constraints t ( Randbedingungen ) di Einschränkungen Framework Instruktionen Nur Instruktionen für Protectedmode (32-Bit) Keine Prefixes vor Opcode FPU-Instruktionen aus Testdaten Nicht Modellieren von: Interrupts, Threading, Locking, SSE,... Keine Zyklengenauigkeit Liste mit geforderten Instruktion in detaillierter Aufgabenstellung Strukturierte Herangehensweise Dekodieren von Opcodes Register / Flags Adressierungsschema muss verwendet werden Erlaubte und verbotene Änderungen: siehe Framework Dokumentation Implementierung der FPU-Befehle Berechnung durch Integer-Arithmetik Nur 32-bit floats Nicht unterstützte Befehle Abbruch mit Fehlermeldung Programm Argumente (argv) >./AssignmentA2 Konfigurationsdatei debuglevel Beschreibung siehe Framework Echte Instruction-Set ti t Simulation Keine Disassemblierung mit anschließender Interpretation 12

zip Dokumentation Titel, Teammitglieder, Einleitung,..., Literatur.

13 Deliverables ( zu liefernde Ergebnisse ) Was muss abgegeben b werden Projektdateien Aufgeräumt (make clean) Als Assignment_A2.zip Dokumentation Titel, Teammitglieder, Einleitung,..., Literatur. als Inline-Dokumentation Abgabemaske IAIK RNO Webseite Weiters KU Journal to Winzip Fo 13

14 Framework Zeitplan Download ab sofort Fr Abgabe: bis Abgabegespräch g (A1 / A2 kombiniert) Nach Vereinbarung mit Studienassistenten Terminvorschläge werden in der Newsgroup gepostet ACHTUNG! Abgabe zwei Wochen nach Ende der Osterferien 14

15 Getting Started Literatur: t Intel IA-32 Dokumentation, ti speziell Vol.2, Seite 2-1ff: Instruction format for protected mode Kapitel 2, Seiten 2-1, 2-3, 2-4, 2-5, 2-7, 2-8 Vol 2, Seite 3-ff: Instruction set reference Seiten 3-1 bis zumindest 3-6: Opcode/ Instruction Summary Table Kapitel 3.2 und 4.1: Detailbeschreibungen zu den geforderten Instructions Vol1, Seite 8-3FPU Tools: Disassemblierung HT Editor (vorinstalliert im Vmware Image, das Debian Packet ist noch nicht auf die neue 2.0 Version aktualisert, es reicht aber die installierte Version 0.9 völlig aus!) Implementierung cpu.h, cpu.cpp, fpu.h, fpu.cpp Bestehendes Framework erweitern: Methode step(). 15

16 RNO Assignment A2 Zusammenfassung Pentium Instruction-Set Simulator mit FPU Literatur: Intel 64 and IA-32 Architectures Software Developer's Manual, Instruction Set Reference (2- teilig, A-M, N-Z) Paul A. Carter, PC Assembly Language,

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