I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK
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- Carsten Kneller
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1 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK V H D L Tim Köhler April 2005
2 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Übersicht 1. Einleitung 2. Syntax 3. Spezielle Probleme 4. Beispiel 5. Ausblick
3 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK VHDL VHDL : VHSI Hardware Description Language Very High Speed IC Hardware Description Language 1983 vom amerikanischen DoD initiiert 1987 als IEEE 1076 normiert 1993, 2000 Überarbeitungen Erweiterungen, z.b AMS (Analog and Mixed Signal) Zweck: Beschreibung/Design von (digitalen) Systemen Simulation von (digitalen) Systemen
4 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Entwurfsparadigmen Hierarchie (Unterteilung in Komponenten) Modelle (unterschiedliche Beschreibungsebenen): Verhalten, Struktur,... Datenhaltung (Wiederverwendung, Herstellerbibliotheken) Design-Alternativen (u.a. Trennung von Schnittstelle und Implementation)... (mehr im Vortrag Übersicht/Entwurfsablauf)
5 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Syntax: Hello World! Hello World! in VHDL library IEEE; 05 use ieee.std logic 1164.all; -- gross/klein egal! entity HelloWorld is 08 port( 09 A, B: in bit; 10 C : out bit 11 ); 12 end; -- end HelloWorld; / end entity HelloWorld; architecture Version1 of HelloWorld is 15 begin 16 C <= A AND NOT B; 17 end architecture Version1; 18 Bibliothek einbinden Schnittstelle Implementierung
6 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Einheiten der Sprache VHDL entity = Schnittstelle architecture = Implementierung configuration = Auswahl von Design-Alternativen package = Kopf einer Bibliothek package body = Implementierung einer Bibliothek Verteilung der Einheiten auf Dateien von CAD-Software abhängig!
7 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK entity entity Demo is 08 port( 09 A, B : in bit; 10 C : out bit; 11 reset : in std logic; 12 ack : out std logic; 13 Daten : inout std logic; 14 Adresse: in bit vector(9 downto 0) 15 ); 16 end; -- end Demo; / end entity Demo; Bezeichner 2. Richtung 3. Typen
8 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Typen Typen in VHDL TYP WERTE BEISPIEL bit 0, 1 on <= 1 ; 07 bit vector array of bit ab(0) <= 0 ; 08 std logic H, L, Z, X bus <= Z ; bus <= 1 ; 09 std logic vector array of std logic db(7 downto 0) <= integer 12,16#3FFF# zaehler <= zaehler + 1; 11 (real)
9 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Eigene Typen definieren Typ definieren: type ZUSTAENDE is (RESET, INITIERUNG, RUNNING, HALT); Typ verwenden: signal AktuellerZustand : ZUSTAENDE; 10 signal NaechsterZustand : ZUSTAENDE; AktuellerZustand <= INITIERUNG;
10 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK architecture (1/2) 01 architecture Variante1 of Demo is 02 signal temp: std logic; 03 signal Ack2: std logic; 04 begin 05 Ack <= temp AND NOT reset; 06 temp <= Adresse(0) OR Adresse(1); version2: process(temp, reset) 09 begin 10 if temp= 0 then 11 Ack2 <= 0 12 elsif reset= 1 then 13 Ack2 <= 0 14 else 15 Ack2 <= 1 16 end if; 17 end process version2; 18 end architecture Variante1; Signale (= Variablen ) konkurrente Beschreibungen sequenzielle Beschreibungen
11 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK architecture (2/2) 01 architecture Version1 of Demo2 is 02 signal zaehler: Integer; 03 begin C <= 1 when zaehler<6 else 06 0 when zaehler<13 else 07 1 ; 08 Beispiel case: process(zaehler, A, B) 09 begin 10 case zaehler is 11 when 0 => Ack <= 0 ; 12 when 23 => Ack <= A; 13 when 2 => Ack <= B; 14 when others => Ack <= 1 ; 15 end case; 16 end process Beispiel case; 17 end architecture Version1; 18 when (= if... then... ) case- Anweisung
12 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (1/3) entity VollAdd is 03 port( 04 A, B : in std logic; 05 C in : in std logic; 06 Sum : out std logic; 07 C out: out std logic 08 ); 09 end VollAdd; architecture Version1 of VollAdd is 12 signal AxorB : std logic; 13 begin 14 AxorB <= A XOR B; 16 Sum <= AxorB XOR C in; 17 C out <= (A AND B) OR (AxorB AND C in); 18 end architecture Version1;
13 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (2/3) 01 entity TwoAdd is 02 port( 03 ZahlA, ZahlB : in std logic vector(1 downto 0); 04 Summe: out std logic vector(2 downto 0) 05 ); 06 end TwoAdd; architecture Version1 of TwoAdd is 09 component VollAdd is 10 port( 11 A, B : in std logic; 12 C in : in std logic; 13 Sum : out std logic; 14 C out: out std logic 15 ); 16 end component VollAdd;
14 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (2/3) architecture Version1 of TwoAdd is 09 component VollAdd is 10 port( 11 A, B : in std logic; 12 C in : in std logic; 13 Sum : out std logic; 14 C out: out std logic 15 ); 16 end component VollAdd; 17 signal Carry : std logic; 18 begin 19 LSB ADD: VollAdd port map(zahla(0), ZahlB(0), 20 0, Summe(0), Carry); 21 MSB ADD: VollAdd port map(zahla(1), ZahlB(1), 22 Carry, Summe(1), Summe(2)); 23 end architecture Version1; 24
15 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (2/3) 08 architecture Version1 of TwoAdd is 09 component VollAdd is 10 port( 11 A, B : in std logic; 12 C in : in std logic; 13 Sum : out std logic; 14 C out: out std logic 15 ); 16 end component VollAdd; 17 signal Carry : std logic; 18 begin 19 LSB ADD: VollAdd port map( 20 A => ZahlA(0), 21 B => ZahlB(0), 22 C in => 0, 23 C out => Carry, 24 Sum => Summe(0) 25 );
16 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (3/3) 01 entity MultiAdd is 02 port( 03 ZahlA, ZahlB : in std logic vector(31 downto 0); 04 Summe: out std logic vector(32 downto 0) 05 ); 06 end TwoAdd; architecture Version1 of MultiAdd is 09 component VollAdd is 10 port( 11 A, B : in std logic; 12 C in : in std logic; 13 Sum : out std logic; 14 C out: out std logic 15 ); 16 end component VollAdd;
17 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Komponenten wiederverwenden (3/3) 08 architecture Version1 of MultiAdd is 09 component VollAdd is 10 port( 11 A, B : in std logic; 12 C in : in std logic; 13 Sum : out std logic; 14 C out: out std logic 15 ); 16 end component VollAdd; 17 signal Carry in : std logic vector(32 downto 0); 18 begin 19 Addierer: for I in 0 to 31 generate 20 ADD I: VollAdd port map( 21 ZahlA(I), ZahlB(I), 22 Carry in(i), Summe(I), Carry in(i+1)); 23 end generate Addierer; 24 Carry in(0) <= 0 ; Summe(32) <= Carry in(32); 25 end architecture Version1;
18 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Arithmetik in VHDL Variante 1 : Wie in anderen Sprachen signal int1, int2, int3: Integer range 0 to ; 06 signal databus: std logic vector(15 downto 0); int3 <= int1 + int2; databus <= CONV STD LOGIC VECTOR(int3, 16);
19 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Arithmetik in VHDL Variante 2 : Optimierte Implementierung signal int1bus, int2bus, int3bus: std logic vector(16 downto 0); 06 signal databus: std logic vector(15 downto 0); Addierer: LPM ADD port map( 09 A => int1bus, 10 B => int2bus, 11 Sum => int3bus, 12 ); databus <= int3bus(15 downto 0);
20 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Speicher Variante 1: RS-FF Strukturbeschreibung entity RSFF is 05 nr, ns : in bit; 06 Q, nq : out bit; 07 end entity RSFF; architecture V1 of RSFF is 10 signal nand1, nand2: bit; 11 begin 12 nand1 <= NOT (ns AND nand2); 13 nand2 <= NOT (nr AND nand1); 14 Q <= nand1; 15 nq <= nand2; 16 end V1; 17 18
21 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Speicher Variante 2: RS-FF Verhaltensbeschreibung entity RSFF is 04 nr, ns : in bit; 05 Q, nq : out bit; 06 end entity RSFF; architecture V2 of RSFF is 09 begin 10 Q nq: process(ns, nr) 11 begin 12 if ns = 0 then 13 Q <= 1 ; nq <= 0 ; 14 elsif nr = 0 then 15 Q <= 0 ; nq <= 1 ; 16 end if; 17 end process; 18 end V2;
22 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Speicher Variante 3: D-FF Verhaltensbeschreibung entity DFF is 04 D, CLK, nreset : in bit; 05 Q, nq : out bit; 06 end entity DFF; architecture V1 of DFF is 09 begin 10 Q nq: process(nreset, CLK, D) 11 begin 12 if nreset = 0 then 13 Q <= 0 ; nq <= 1 ; 14 elsif CLK event AND (CLK= 1 ) then 15 Q <= D; nq <= NOT D; 16 end if; 17 end process; 18 end V1;
23 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Speicher Variante 4: D-FF Verhaltensbeschreibung II entity DFF is 04 D, CLK, nreset : in bit; 05 Q, nq : out bit; 06 end entity DFF; architecture V2 of DFF is 09 begin 10 Q nq: process(nreset, CLK, D) 11 begin 12 if nreset = 0 then 13 Q <= 0 ; nq <= 1 ; 14 elsif rising edge(clk) then 15 Q <= D; nq <= NOT D; 16 end if; 17 end process; 18 end V2;
24 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel Cola-Automat Akzeptiert werden sollen: 1 DM-, 2 DM- und 5 DM-Stücke Bei Erreichen von 5 DM soll eine Flasche Cola (0.2l) ausgegeben werden
25 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel Cola-Automat in VHDL entity ColaAutomat is 04 port( 05 nreset : in std logic; 06 CLK : in std logic; 07 Muenze : in std logic; 08 Wert : in std logic vector(1 downto 0); 09 Ausgabe: out std logic; 10 ); 11 end entity ColaAutomat; architecture TolleFassung1 of ColaAutomat is 14 type ZUSTAENDE is (WARTE, DM1, DM2, DM3, DM4, AUSWURF); 15 constant MUENZE1DM : std logic vector(1 downto 0) := 00 ; 16 constant MUENZE2DM : std logic vector(1 downto 0) := 01 ; 17 constant MUENZE5DM : std logic vector(1 downto 0) := 10 ; 18...
26 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 13 architecture TolleFassung1 of ColaAutomat is 14 type ZUSTAENDE is (WARTE, DM1, DM2, DM3, DM4, AUSWURF); 15 constant MUENZE1DM : std logic vector(1 downto 0) := 00 ; 16 constant MUENZE2DM : std logic vector(1 downto 0) := 01 ; 17 constant MUENZE5DM : std logic vector(1 downto 0) := 10 ; 18 signal ZustandAktuell : ZUSTAENDE; 19 signal NeuerZustand : ZUSTAENDE; 20 begin Globale, zentrale Zuweisungen (hier nicht) Zustandsspeicher Zustandsuebergangsfunktion (hier kombiniert mit Ausgabefunktion) end architecture TolleFassung1; 128
27 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel Zustandsspeicher 25 Zustandsspeicher: process(nreset, CLK, NeuerZustand) 26 begin 27 if nreset= 0 then 28 ZustandAktuell <= WARTE; 29 elsif rising edge(clk) then 30 ZustandAktuell <= NeuerZustand; 31 end if; 32 end process Zustandsspeicher; Zustandsuebergangsfunktion (hier kombiniert mit Ausgabefunktion) end architecture TolleFassung1;
28 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel Zustandsuebergangsfunktion (hier kombiniert mit Ausgabefunktion) 36 Funktion: process(zustandaktuell, Muenze, Wert) 37 begin 38 case ZustandAktuell is 39 when WARTE => when DM1 => when DM4=> when AUSWURF=> end case; 125 end process Funktion; end architecture TolleFassung1; 128
29 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 38 case ZustandAktuell is 39 when WARTE => 40 if Muenze= 1 then 41 case Wert is 42 when MUENZE1DM => 43 NeuerZustand <= DM1; 44 when MUENZE2DM => 45 NeuerZustand <= DM2; 46 when MUENZE5DM => 47 NeuerZustand <= AUSWURF; 48 end case; 49 else 50 NeuerZustand <= ZustandAktuell; 51 end if; 52 Ausgabe <= 0 ; 53 when DM1 => end architecture TolleFassung1;
30 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 53 when DM1 => 54 if Muenze= 1 then 55 case Wert is 56 when MUENZE1DM => 57 NeuerZustand <= DM2; 58 Ausgabe <= 0 ; 59 when MUENZE2DM => 60 NeuerZustand <= DM3; 61 Ausgabe <= 0 ; 62 when MUENZE5DM => 63 NeuerZustand <= DM1; 64 Ausgabe <= 1 ; 65 end case; 66 else 67 NeuerZustand <= ZustandAktuell; 68 Ausgabe <= 0 ; 69 end if; 70 when DM2 =>
31 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 70 when DM2 => 71 if Muenze= 1 then 72 case Wert is 73 when MUENZE1DM => 74 NeuerZustand <= DM3; 75 Ausgabe <= 0 ; 76 when MUENZE2DM => 77 NeuerZustand <= DM4; 78 Ausgabe <= 0 ; 79 when MUENZE5DM => 80 NeuerZustand <= DM2; 81 Ausgabe <= 1 ; 82 end case; 83 else 84 NeuerZustand <= ZustandAktuell; 85 Ausgabe <= 0 ; 86 end if; 87 when DM3 =>
32 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 87 when DM3 => 88 if Muenze= 1 then 89 case Wert is 90 when MUENZE1DM => 91 NeuerZustand <= DM4; 92 Ausgabe <= 0 ; 93 when MUENZE2DM => 94 NeuerZustand <= AUSWURF; 95 Ausgabe <= 0 ; 96 when MUENZE5DM => 97 NeuerZustand <= DM3; 98 Ausgabe <= 1 ; 99 end case; 100 else 101 NeuerZustand <= ZustandAktuell; 102 Ausgabe <= 0 ; 103 end if; 104 when DM4 =>
33 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Beispiel 104 when DM4 => 105 if Muenze= 1 then 106 case Wert is 107 when MUENZE1DM => 108 NeuerZustand <= AUSWURF; 109 Ausgabe <= 0 ; 110 when MUENZE2DM => 111 NeuerZustand <= DM1; 112 Ausgabe <= 1 ; 113 when MUENZE5DM => 114 NeuerZustand <= DM4; 115 Ausgabe <= 1 ; 116 end case; 117 else 118 NeuerZustand <= ZustandAktuell; 119 Ausgabe <= 0 ; 120 end if; 121 when AUSWURF =>
34 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK when AUSWURF => 122 NeuerZustand <= WARTE; 123 Ausgabe <= 1 ; 124 end case; 125 end process Funktion; end architecture TolleFassung1; Beispiel
35 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Ausblick Zum Beispiel: VHDL zum Test in Simulationen Testbench ist eine entity, die die zu testende Baugruppe (entity) umgibt An den Ausgängen der Testbench werden Stimuli angelegt (verbunden mit den Eingängen des Prüflings) An den Eingängen der Testbench (Ausgänge Prüfling) können Signalverläufe analysiert mitgeschrieben und werden
36 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Ausblick Ausschnitt VHDL-Testbench Takt: process 05 begin 06 Clk <= not Clk after 10ns; 07 end process; ROM: process -- (AddrBus) 10 begin 11 wait for 7.5 ns; 12 case AddrBus is 13 when 0000 => DataBus <= ; 14 when 0001 => DataBus <= ; wait on AddrBus; 17 end process; 18
37 I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK Literatur Andreas Mäder: VHDL Kompakt Lee: Digital system design using VHDL Chang: Digital design and modeling with VHDL and synthesis
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